FPGA Infrastructure Processing Unit (IPU)
IPUs sind fortschrittliche Infrastrukturbeschleunigungsplattformen, die auf Altera FPGAs und Intel® Xeon® D Prozessoren basieren.
FPGA Infrastructure Processing Unit (IPU)
IPUs beschleunigen Cloud-Infrastruktur-Workloads
Altera IPUs sind Netzwerkgeräte, die den leistungsstarken Intel® Xeon® D-Prozessor mit einem leistungsstarken, eng gekoppelten Altera FPGA kombinieren. Diese IPUs sind eine Weiterentwicklung der SmartNIC-Produktlinie, die mit einer FPGA zur sicheren Beschleunigung und Verwaltung von Infrastruktur-Workloads mit flexibler Hardware- und Software-Programmierbarkeit entwickelt wurde. Altera bietet IPU-Entwicklungsplattformen an, und Altera Partner bieten produktionsreife Lösungen zum Kauf an.
"Klassisches" Enterprise-Rechenzentrum vs. IPU-Rechenzentrum
Im Gegensatz zum klassischen Enterprise-Datacenter-Ansatz sind IPUs so konzipiert, dass sie den gesamten Netzwerk- und Storage-Stack vom Host-Prozessor entlasten, wodurch rechenintensive Workloads der Cloud-Infrastruktur beschleunigt und gleichzeitig eine zusätzliche, in die Hardware integrierte Sicherheitsebene bereitgestellt wird. FPGA IPUs beschleunigen in der Regel Infrastrukturfunktionen wie Netzwerkvirtualisierung, Speichervirtualisierung, Sicherheitsisolierung und die Bereitstellung von Root-of-Trust.
Produkte
Altera FPGA IPU-Plattformen sind für Workloads wie künstliche Intelligenz (KI), Open vSwitch (OVS), NVMe over Fabrics (NVMeoF), RDMA over Converged Ethernet v2 (RoCEv2) und Sicherheit (TLS, TCP, RoT) konzipiert.
IPU Plattform F2000X-PL
• 2 x 100-GbE-Konnektivität
• Agilex™ 7 FPGA F-Serie
• Intel® Xeon® D-1736 SoC
• PCIe 4.0 x 16
IPU Plattform C5000X-PL
• 2 x 25-GbE-Konnektivität
• Stratix® 10 DX FPGA
• Intel® Xeon® D Prozessor
• PCIe 4.0 x 8
Lösungsbeschreibung: IPUs verbessern die Netzwerklatenz in Microservices-basierten Anwendungen
Lösungsbeschreibung: Beschleunigen Sie Ihr Rechenzentrum mit Intel® FPGAs
Plattform-Auswahlleitfaden
| Besondere Merkmale | IPU Plattform F2000X-PL | IPU Plattform C5000X-PL |
|---|---|---|
| Plattformkategorie | ||
| Zielmarkt | IPU für CSP | IPU für CSP |
| Typ | Altera FPGA IPU | Altera FPGA IPU |
| FPGA-Ressourcen | ||
| FPGA | Agilex™ 7 FPGA der F-Reihe | Stratix® 10 DX |
| Logikelemente | 2.300.000 | 1.325K |
| On-Chip-Speicher | 222 MB | 114 MB |
| DSP-Blöcke | 3.200 | 5.184 |
| Prozessor | ||
| Typ | Intel® Xeon®D-Prozessor mit 8 Kernen |
Intel® Xeon® D-1612 Prozessor |
| Arbeitsspeicher | ||
| DDR4-Technik | 16 GB FPGA, 16-GB-SoC |
20 GB FPGA |
| SRAM | - | - |
| HBM | - | - |
| Flash | 2 GB |
1,25 Gb |
| Schnittstellen und Module | ||
| PCI-Express | 4,0 x 16 | 3,0 x 8, 4,0 x 8 (Option) |
| QSFP-Interface | 2 x QSFP mit bis zu 2 x 100 GbE-Konfiguration | - |
| Netzwerkschnittstelle | 2x 100 Gbit/s |
2x 25 Gbit/s |
| MAX® 10 FPGA Baseboard Management Controller (BMC) | Option für MAX® 10 BMC | Option für MAX® 10 BMC |
| Mechanik, Thermik und Energie | ||
| Format | Volle Höhe, 3/4 Länge Einzelsteckplatz Optional: volle Höhe, 1/2 Länge Doppelsteckplatz |
volle Höhe, 1/2 Länge |
| Breite | Einzelner oder doppelter Steckplatz |
Einzelner Steckplatz |
| Max. Stromverbrauch (TDP) | 150 W |
36 W (FPGA) + 22/30 W (Intel Xeon D Prozessor 4K/8C) |
| Tool-Support | ||
| Open FPGA Stack (OFS) | Ja | Nein |
| Quartus® Prime Software | Ja | Ja |
| Data-Plane-Development-Kit (DPDK) | Ja | Ja |
| Infrastructure Programmer Development Kit (IPDK) | Ja | Nein |
| Storage-Performance-Development-Kit (SPDK) | Ja | Ja |
| P4 programmierbar | Ja | Nein |
| Bezugsquellen | ||
| Kontakt | Napatech IPU-Adapter F2070X | Inventec IPU-Adapter C5020X |
| Silicom IPU-Adapter C5010X | ||
FAQs
Häufig gestellte Fragen
Altera liefert und unterstützt die Hardware und Software der Referenzplattform, während unsere Partner diese Plattformen in die Produktion bringen und Lösungssupport bieten. Sie können eine produktionsfähige Lösung von einem unserer Partner erwerben.
Im Gegensatz zu den SmartNICs umfassen IPUs einen Intel® Xeon®-D-Prozessorkomplex, der es ermöglicht, den gesamten Netzwerk- und Speicher-Stack vom Host-Prozessor auf die IPU zu entladen. Durch die Auslagerung der Steuerungs- und Datenebene vom Host auf die IPU erhalten Serviceprovider außerdem eine zusätzliche Ebene der Sicherheit und Kontrolle, die in der Hardware durch die IPU durchgesetzt wird.
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