MAX® V CPLDs
MAX® V CPLDs bieten eine einzigartige, nichtflüchtige Architektur mit geringem Energieverbrauch und On-Chip-Funktionen.
Siehe auch: FPGA Design-Software, Design Store, Downloads, Community und Support
MAX® V CPLDs
Merkmale und Kundennutzen
Kostenoptimiert
Hergestellt unter Verwendung eines ausgereiften, langlebigen und kostengünstigen 0,18-µm-Fertigungsprozesses in Kombination mit den neuesten kostengünstigen Gehäusetechnologien.
Niedriger Energieverbrauch
Bis zu 50 % niedrigere Gesamtleistung im Vergleich zu CPLDs der Konkurrenz mit gleicher Dichte, wodurch weniger Wärme erzeugt und Batteriestrom gespart wird.
Interner Oszillator
Ersetzt ein externes diskretes Timing-Gerät zur Verwendung als einfache Taktquelle und spart dadurch BOM-Kosten.
Schnelles Einschalten und Zurücksetzen
Schneller Einschalt- und Rücksetzvorgang (500 µs oder weniger), ideal für Power Management, Power Sequencing und die Überwachung anderer Geräte auf der Leiterplatte.
In-System-Programmierbarkeit in Echtzeit (ISP)
Ermöglicht die Aktualisierung eines zweiten Konfigurations-Images, während der CPLD in Betrieb ist.
I/O-Kapazität.
Die E/As sind Hot-Socket-kompatibel und unterstützen LVTTL-, LVCMOS-, PCITM- und LVDS-Ausgangsschnittstellenstandards sowie weitere busfreundliche Optionen (z. B. Ausgangsfreigabe pro Pin, Schmitt-Trigger, Slew Rate Control und andere).
Grüne Pakete
Alle Gehäuse sind in RoHS-konformen Varianten erhältlich und erfüllen die Anforderungen an „niedrige Halogene“ gemäß JEDEC-Dokument JED 709 (Entwurf). Ausgewählte Gehäuse sind in verbleiter Ausführung erhältlich.
Paralleller Flash-Loader
Der On-Chip-JTAG-Block kann externe, nicht JTAG-konforme Bausteine, wie z. B. diskrete Flash-Speicherbausteine, unter Verwendung der Parallel Flash Loader IP Megafunction konfigurieren.
Architektur
Die MAX® V-Bausteine basieren auf der erfolgreichen MAX® II-Architektur und kombinieren Instant-on, nichtflüchtige CPLD-Eigenschaften mit fortschrittlichen Funktionen, wie sie typischerweise in FPGAs, On-Chip-Speicher und internen Oszillatoren zu finden sind.
Entworfen für niedrige Kosten
MAX® V CPLDs werden unter Verwendung eines kostengünstigen Fertigungsprozesses in Kombination mit einer Auswahl an beliebten, kostengünstigen Gehäusen hergestellt. Eine Pad-begrenzte, gestaffelte E/A-Pad-Anordnung führt zu einer geringen Chipgröße und niedrigen Kosten pro E/A-Pin.
MAX® V Architektur
Die bahnbrechende MAX® V CPLD-Architektur (Abbildung 1) umfasst ein Array von Logikelementen (LEs, die in Logik-Array-Blöcken (LABs) gruppiert sind), Speicherressourcen (nichtflüchtiges Flash und LE-RAM), globale Signale (Takte oder Steuersignale) und eine großzügige Anzahl von Benutzer-E/As. Die MultiTrack-Verbindung wurde entwickelt, um die Leistung zu maximieren und den Stromverbrauch zu minimieren, indem die effizienteste, direkte Verbindung vom Eingang zur Logik zum Ausgang verwendet wird. Weitere Einzelheiten über die MAX® V Architektur finden Sie im Datenblatt der MAX® V Produktreihe (PDF).
Entwickelt in Zusammenarbeit mit Quartus Prime Software
Zur Vereinfachung des Design-Optimierungsprozesses wurden die MAX® V CPLD-Architektur und die Anpassungsalgorithmen der Quartus® Prime-Software gemeinsam verfeinert, um die tPD-, tCO-, tSU- und fMAX-Leistung bei gesperrten Pins zu optimieren. Bei Änderungen der Designfunktionalität verbessert die Quartus Prime Software die Fähigkeit, die Leistungsanforderungen zu erfüllen oder zu übertreffen, indem sie gesperrte Pin-Zuweisungen und einen Kompilierungsfluss auf Knopfdruck verwendet. Alle MAX® V CPLDs werden von der kostenlosen Quartus® Prime Lite Edition Software unterstützt.
Flexibilität der E/A-Spannung
Die MAX® V CPLD-Architektur unterstützt die MultiVolt E/A-Funktionalität, so dass verschiedene E/A-Bänke mit unterschiedlichen Spannungen betrieben werden können, um eine nahtlose Verbindung zu anderen Geräten herzustellen. Der Bausteinkern wird von einer einzigen externen 1,8-V-Versorgung (VCCINT) gespeist und bietet CPLD-Funktionalität mit niedriger dynamischer und Stand-by-Leistung.
Die Produkte mit geringerer Dichte haben zwei E/A-Bänke, während die Produkte mit größerer Dichte vier E/A-Bänke haben. Jede Bank kann mit einer unabhängigen VCCIO-Referenzspannung versorgt werden.
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