DDR4 EMIF Intel® FPGA IP

DDR4 überzeugt im Vergleich zu DDR3 durch mehr Leistung und Dichte, einen geringeren Energieverbrauch sowie mehr Steuerungsfunktionen. Intel FPGA DDR4 EMIF IP bietet Lösungen für hohe Computing-Speicheranforderungen in Client- und Rechenzentrumssystemen.

DDR4 EMIF Intel® FPGA IP

Intel® Agilex™ FPGAs & SOCs, Intel® Stratix® 10 FPGAs & SOCs und Intel® 10 FPGAs implementieren DRAM gehärteten Speichercontroller und PHY. Die Härtung von Controller und PHY bietet verschiedene Vorteile, darunter:

  • Kürzere Entwicklungszyklen und schnellere Markteinführungszeiten durch vorangemeldetes Timing
  • Mehr FPGA Fabric-Logikressourcen für Benutzeranwendung verfügbar
  • Verbesserte Fmax, Effizienz und Latenz
  • Lösung mit geringem Energieverbrauch

Funktionsmerkmale

Komponente

Intel Agilex SOC FPGA

Intel Stratix 10 SOC FPGA

Controller und PHY

  • Schwer
  • Schwer

Speicherformat und maximale Datenbreite

  • Bis zu 72 Bit im Multi-Rank Discrete- und DIMM-Format
  • Bis zu 72 Bit im Multi-Rank Discrete- und DIMM-Format
  • Unterstützt Ping Pong PHY

Benutzerlogik-Taktfrequenz

  • Viertelrate
  • Viertelrate
  • Halbrate

ECC

  • 8-Bit Soft ECC-Code mit Single Error Correction, Double Error Correction (SECDED)
  • ECC basiert auf dem Hamming-Kodierungsschema
  • 8-Bit Soft ECC-Code mit Single Error Correction, Double Error Correction (SECDED)
  • ECC basiert auf dem Hamming-Kodierungsschema

Controller-Funktionen

  • Richtlinie zum Öffnen von Seiten
  • Additive Latenz
  • Neuanordnung von Daten
  • Vorausschauendes Bankenmanagement
  • Bank-Interleaving
  • Mangelzähler
  • Richtlinie zum Öffnen von Seiten
  • Additive Latenz
  • Neuanordnung von Daten
  • Vorausschauendes Bankenmanagement
  • Bank-Interleaving
  • Mangelzähler

Beispieldesign zur Simulation und Validierung von IP

Reine PHY-Unterstützung

IP-XACT-Unterstützung

Debug-Funktionen

Das EMIF Debug Toolkit umfasst die folgenden grundlegenden und erweiterten Debug-Funktionen:

  • Anzeige von Kalibrierungsmarge, Status, Pin-Verzögerung und VREF-Einstellungen
  • Neuausführung der Kalibrierung, Verkehrsgenerator, Driver-Margining
  • Aktualisierung von Verzögerungseinstellungen, Beendigungseinstellungen
  • Konfigurierbarer Verkehrsgenerator zum Senden von Testverkehrmustern

Spezifikationen

Speichergerät

Intel Agilex

Intel Stratix 10

Intel Arria 10

DDR4

3200 MT/s

2666 MT/s

2400 MT/s

IP-Qualitätsmetrik

Grundlagen

Jahr der ersten IP-Bereitstellung

2004

Neueste unterstützte Version der Intel® Quartus® Prime Software

21,3

Status

In Benutzung

Leistungen

Die Leistungen für den Kunden umfassen Folgendes:

    Design-Datei (verschlüsselter Quellcode oder synthetisierte Netzliste)

    Simulationsdateien

    Timing- und/oder Layout-Beschränkungen

    Dokumentation mit Revisionskontrolle

Y für Alle

Zusätzliche Leistungen für den Kunden in Verbindung mit der IP-Bereitstellung

Testbench- und Designbeispiele

Parametrisierungs-GUI für die IP-Konfiguration durch den Endbenutzer

Y

IP-Core ist für die Unterstützung des Intel® FPGA-IP-Evaluierungsmodus ausgelegt

Y

Beschreibungssprache

Verilog/System Verilog

Testbench-Sprache

Verilog/VHDL

Bereitgestellte Softwaretreiber

N

Support des Treiber-BS

Implementierung

Benutzeroberfläche

Avalon® Speicherzuordnungsschnittstelle

IP-XACT-Metadaten

Y

Verifizierung

Unterstützte Simulatoren

Questasim, NCSim, VCS, Xcelium

Validierte Hardware

Intel Agilex, Stratix 10, Arria 10

Tests auf Einhaltung der Branchenstandards durchgeführt

Wenn ja, welche Tests?

Wenn ja, bei welchen Intel FPGA-Bauelementen?

Wenn ja, Datum der Prüfung

Wenn nein, ist sie geplant?

Kompatibilität

IP wurde Interoperabilitätstests unterzogen

Wenn ja, mit welchen Intel FPGA-Bauelementen?

Interoperabilitätsberichte verfügbar