DDR und DDR2 SDRAM Controller Intel® FPGA IP Core

Die DDR und DDR2 SDRAM Controller kümmern sich um die komplexen Aspekte der Verwendung von DDR und DDR2 SDRAM – sie initialisieren die Speichergeräte, verwalten SDRAM-Banken und aktualisieren die Geräte regemäßig in entsprechenden Intervallen. Die Controller übersetzen Lese- und Schreibanfragen von der lokalen Schnittstelle in alle notwendigen SDRAM-Befehlssignale.

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DDR und DDR2 SDRAM Controller Intel® FPGA IP Core

Unabhängig davon, ob Sie die Intellectual Property (IP) Tool-Bench in Platform Designer (vormals Qsys) oder in der Intel® Quartus® Prime Designsoftware verwenden – die Software generiert ein Designbeispiel, instantiiert ein Phase-Locked Loop, einen Beispielstreiber und Ihre anwendungsspezifische Variation eines DDR/DDR2 SDRAM Controllers. Das Designbeispiel ist ein vollständig funktionales Beispiel eines Designs, das simuliert, synthetisiert und in Hardware verwendet werden kann. Der Beispielstreiber ist ein Selbsttestmodul, das Lese- und Schreibbefehle an den Controller sendet und die gelesenen Daten prüft, um das Bestanden/Nicht-bestanden- und Test-abgeschlossen-Signal zu erzeugen.

Sie können die verschlüsselte Steuerungslogik des DDR/DDR2 SDRAM Controllers in der Beispielsinstanz durch Ihre eigene anwendungsspezifische Logik ersetzen. Dadurch ist es Ihnen möglich, den Intel FPGA Klartext-Datenpfad mit Ihrer eigenen Steuerungslogik zu verwenden.

Funktionsmerkmale

  • Support für branchenüblichen DDR und DDR2 SDRAM Produkte und Module
  • Einschließlich Support für registrierte DIMMs
  • Flexibles, robustes Design
  • 1, 2, 4 oder 8 Chip-Select-Signale
  • Konfigurierbare Datenbreite einschließlich Daten-Strobe (DQS) Lese-Postambel-Steuerungslogik und optionalem Nicht-DQS-Lesemodus für Seitenbänke (FPGAs der Intel® Stratix® Reihe)
  • Automatische oder vom Benutzer gesteuerte Aktualisierung
  • Datenmaskiersignale für Vorgänge mit eingeschränktem Schreibzugriff
  • Bankmanagementarchitektur zur Minimierung der Latenz
  • Schnelle und einfache Implementierung
  • Von IP Toolbench generiertes Einschränkungs-Skript
  • Top-Level-Beispielsdesign wird mit der FPGA IP Funktion als Deliverable bereitgestellt
  • Funktionale IP-Simulationsmodelle werden in Intel FPGA-unterstützten VHDL- und Verilog HDL-Simulatoren verwendet
  • Kostenloser Klartext-Datenpfad zur Verwendung mit dem anwendungsspezifischen Controller
  • Platform Designer (vormals Qsys) IP bereit zur Aktivierung des Systemebenendesigns