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  • Markenbezeichnung: Core i9
  • Dokumentennummer: 123456
  • Codename: Alder Lake
  • Spezielle Operatoren: "Ice Lake", Ice AND Lake, Ice OR Lake, Ice*

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Introducing 4th Gen Intel® Xeon® Scalable Processors Introducing 4th Gen Intel® Xeon® Scalable Processors
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Intel® Stratix® 10 FPGA H-Tile Hard IP for Ethernet Intel® FPGA IP Core

Intel® Stratix® 10 FPGA H-Tile FPGA Produktionsgeräte umfassen einen konfigurierbaren gehärteten Protokollstapel für Ethernet, der mit dem IEEE 802.3 High Speed Ethernet-Standard kompatibel ist.

Intel® Stratix® 10 FPGA H-Tile Hard IP for Ethernet IP Core Benutzerhandbuch lesen ›

Intel® Stratix® 10 FPGA H-Tile Hard IP for Ethernet Intel® FPGA IP Core

Der Intel® Stratix® 10 FPGA H-Tile Hard IP for Ethernet Intel® FPGA Intellectual Property (IP) Kern bietet Zugriff auf diese Hard IP mit Ethernet-Datenraten von 100 Gbit/s. Der IP Core ist in der Intel® FPGA IP Bibliothek enthalten und über den Intel® Quartus® Prime Pro Edition Software IP Katalog verfügbar. Der IP Core ist mit einem 100GBASE-R4-Ethernet-Kanal verfügbar. Für die Ethernet-Datenrate können Sie zwischen einer Media Access Control (MAC) + Physical Coding Sublayer (PCS)-Variante oder einer reinen PCS-Variante wählen.

Der 100GBASE-R4-Ethernet-Kanal wird auf vier 25,78125-Gbit/s-Links abgebildet. Die seriellen FPGA Transceiver entsprechen der IEEE 802.3-2015 High Speed Ethernet Standard CAUI-4-Spezifikation. Der IP Core konfiguriert die Transceiver, um die relevante Spezifikation für Ihre IP Core Variante zu implementieren. Sie können die Transceiver-Schnittstellen direkt mit einem externen optischen Physical Medium Dependent (PMD) Modul oder einem anderen Gerät verbinden.

Funktionsmerkmale

Der IP Core ist nach dem IEEE 802.3-2015 High Speed Ethernet Standard konzipiert, der auf der IEEE-Website (www.ieee.org) verfügbar ist. Der MAC bietet Cut-Through-Frame-Verarbeitung zur Optimierung der Latenz und unterstützt volle Leitungsgeschwindigkeit mit einer Frame-Länge von 64 Byte sowie Back-to-Back- oder gemischten Datenverkehr ohne Paketverluste. Alle Intel® Stratix® 10 FPGA H-Tile Hard IP for Ethernet IP Kernvarianten sind im Vollduplex-Modus. Diese IP Core Varianten bieten die folgenden Funktionen:

PHY:

  • Harte IP-Logik, die nahtlos an die seriellen Intel® Stratix® 10 FPGA-Transceiver mit 25,78125 Gbit/s anschließt.
  • Externe LAUI- oder CAUI-4-Schnittstelle, bestehend aus zwei oder vier FPGA Hard Serial Transceiver-Lanes mit 25,78125 Gbit/s.
  • Unterstützt LAUI- oder CAUI-4-Links basierend auf 64B/66B-Kodierung mit Data Striping und Ausrichtungsmarken zur Abstimmung von Daten aus verschiedenen Lanes.
  • Unterstützt automatische Aushandlung (AN) wie im IEEE-Standard 802.3-2915 Abschnitt 73 definiert.
  • Unterstützt Link Training (LT) wie im IEEE-Standard 802.3-2915 Abschnitt 92 und 93 definiert.
  • Receiver (RX) Skew-Abweichungstoleranz, die die IEEE 802.3-2015 High-Speed Ethernet Standard Clause 80.5-Anforderungen übersteigt

Steuerung der Frame-Struktur:

  • Support für Jumbo-Pakete.
  • RX Cyclic Redundancy Check (CRC) Pass-through-Steuerung.
  • 1.000 Bit RX PCS Lane Skew-Toleranz bei 100G-Links, was die IEEE 802.3-2015 High Speed Ethernet Standard Clause 82.2.12-Anforderungen übersteigt
  • Optionale Generierung und Einfügung von CRC pro Paket Transceiver (TX).
  • RX- und TX Preamble Pass-through-Optionen für Anwendungen, die eine proprietäre Übertragung von Benutzerverwaltungsdaten erfordern.
  • Optionale Insertion von TX MAC Quelladressen.
  • Automatisches TX Frame Padding zur Erfüllung der minimalen 64-Byte-Ethernet-Framelänge bei der Ethernet-Verbindung. Optionale Deaktivierung dieser Funktion für einzelne Pakete.
  • TX Error Insertion Funktion unterstützt die Client-Invalidierung bei aktiver Eingabe in die TX Client-Schnittstelle.
  • Optionale Deficit Idle Counter (DIC)-Optionen zur Aufrechterhaltung eines fein kontrollierten 8-Byte-, 10-Byte- oder 12-Byte-Inter-Packet-Gap (IPG)-Mindestdurchschnitts oder zur Ermöglichung der Steuerung des IPG durch den Benutzer über die Client-Schnittstelle.

Frame-Überwachung und -Statistiken:

  • RX CRC Prüfung und Fehlermeldung.
  • Optionale strikte RX Start Frame Delimiter (SFD) Prüfung gemäß IEEE-Spezifikation.
  • Optionale strikte RX-Präambelprüfung gemäß IEEE-Spezifikation.
  • RX Malformed Packet Prüfung nach IEEE-Spezifikation.
  • Angabe des empfangenen Steuerungs-Frame-Typs.
  • Statistikzähler.
  • Snapshot-Funktion für präzise zeitgesteuerte Erfassung von statistischen Zählerwerten.
  • Optionale Fehlersignalisierung: erkennt und meldet lokale Fehler und generiert einen Remote-Fehler mit Unterstützung für einen unidirektionalen Link-Fehler, wie im IEEE 802.3-2015 High-Speed Ethernet Standard Abschnitt 66 definiert.

Flex E:

  • Optionale 100GE Constant Bit Rate (CBR) mit TX und RX PCS66 Scrambler/Descrambler.

Flusssteuerung:

  • Optionale IEEE 802.3-2015 Ethernet Standard Clause 31 Ethernet-Flusssteuerung mit den Pausenregistern oder der Pausenschnittstelle.
  • Optionale prioritätsbasierte Flusssteuerung, die mit dem IEEE-Standard 802.1Q-2014 – Amendment 17: prioritätsbasierte Flusssteuerung übereinstimmt.
  • Steuerung der Pausen-Frame-Filterung.
  • Die Software kann den lokalen TX-MAC-Datenfluss dynamisch umschalten, um eine selektive Abschaltung des Eingangsflusses zu unterstützen.

Optical Transport Network:

  • Optional 25/50GE konstante Bitrate (CBR) mit TX- und RX-PCS66-Bitcodierung und Scrambling deaktiviert.
  • Optionale 25/50GE CBR mit vollen MAC und PCS 66-Bit-Funktionen.

Benutzersystemschnittstelle:

  • Avalon Memory-Mapped (Avalon-MM) Management-Schnittstelle für Zugriff auf die IP Kern Steuerungs- und Statusregister.
  • Avalon-ST Datenweg-Schnittstelle verbindet die MAC-Funktion mit der Client-Logik, mit dem Start of Frame im Most Significant Byte (MSB) in MAC+PCS-Varianten. Schnittstelle für 100GBASE-R4-Varianten verfügt über 512 Bit, um die Datenrate trotz dieser RX Client-Schnittstellen SOP Ausrichtung und RX und TX Preamble Pass-through Option zu gewährleisten.
  • Die MII Datenweg-Schnittstelle verbindet PCS in reinen PCS-Varianten mit der Client-Logik. Schnittstelle für 100GBASE-R4-Varianten verfügt über 256 Bit.
  • Steuerung zum Zurücksetzen von Hardware und Software.
  • Unterstützt Synchronous Ethernet (Sync-E) durch Bereitstellung eines Clock Data Recovery (CDR) Ausgangssignals an die Geräte-Fabric.

Debugging und Testfähigkeit:

  • Optionaler serieller PMA Loopback (TX zu RX) am seriellen Transceiver für Selbstdiagnose-Tests.
  • Optionaler paralleler Loopback (TX zu RX) an MAC oder PCs für Selbstdiagnose-Tests.
  • Bit-Interleaved Parity-Fehlerzähler zur Überwachung von Bitfehlern pro PCS-Lane.
  • RX PCS Error Block-Zähler zur Überwachung von Fehlern in und zwischen Frames.
  • Zähler für fehlgebildete und verloren gegangene Pakete.
  • Hohe Bit Error Rate (BER) Erkennung zur Überwachung von Link Bit Error Rates in allen PCS-Lanes.
  • Optionale Erzeugung und Überprüfung von verschlüsselten Leerlauftestmustern.
  • Snapshot-Funktion für präzise zeitgesteuerte Erfassung von statistischen Zählerwerten.
  • TX Error Insertion Funktion unterstützt Tests und Fehlersuche.
  • Optionaler Zugriff auf Intel® FPGA Debug Host Endpoint (ADME) zur Fehlersuche oder zur Überwachung der PHY-Signalintegrität.

Bestellinformationen

Bestellcode

IP-ETH-HTILEHIP: Base H-tile Ethernet Hard IP

IP-ETH-HTILEKRCR: Für KR/CR Aktivierung

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IP-Status

Status der Bestellung

In Benutzung

Bestellcodes

Intel® Stratix® 10 FPGA H-Tile Hard IP for Ethernet Intel® FPGA IP Core

IP-ETH-HTILEHIP

IP-ETH-HTILEKRCR - Aktivieren von KR/CR (AN/LT)

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Links zum Thema

Dokumentation

  • Intel® Stratix® 10 FPGA H-Tile hard IP für Ethernet Designbeispiel Benutzerhandbuch

Entwicklungs-Mainboards

  • Intel® Stratix® 10 GX FPGA Signalintegritäts-Entwicklungskit

Geräteunterstützung

  • Intel® Stratix® 10 FPGAs mit H-Tiles (Intel® Stratix® 10 GX FPGA, Intel® Stratix® 10 SX FPGA, Intel® Stratix® 10 MX FPGA und Intel® Stratix® 10 TX FPGA)
  • Intel® FPGA IP für Ethernet Supportcenter

Weitere Ressourcen

IP finden

Finden Sie den richtigen Intel® FPGA IP-Core für Ihre Anforderungen.

Technischer Support

Für den technischen Support zu diesem IP-Core besuchen Sie bitte die Support-Ressourcen oder die Intel® Premium-Unterstützung. Außerdem können Sie in der Wissensdatenbank und in den Communities nach verwandten Themen suchen.

IP-Evaluierung und -Kauf

Bewertungsmodus und Informationen für den Kauf von Intel® FPGA IP-Cores.

Design von Intel® FPGA IP

Weitere Informationen über das Design von Intel® FPGA IP, einer großen Auswahl an serienmäßigen Kernen, die für Intel® FPGA IP optimiert sind.

IP Base Suite

Kostenlose Lizenzen für Intel FPGA IP-Cores mit einer aktiven Lizenz für Intel® Quartus® Prime Standard oder Pro Edition Software.

IOP-Prüfung

Intel vergibt die Interoperabilitätszertifizierung oder IOP-Zertifizierung an verifizierte Intel FPGA IPs oder IP-Cores von Mitgliedern des Intel FPGA Design Solutions Network.

Intel® FPGA Partner IP

Katalog nach Intel® FPGA Partnern für IP-Cores im Intel® Solutions Marketplace durchsuchen.

Designbeispiele

Designbeispiele und Referenzdesigns für Intel® FPGA-Geräte herunterladen.

IP-Zertifikationen

Intel ist bestrebt, IP-Cores bereitzustellen, die reibungslos mit Intel® FPGA-Tools oder Schnittstellenspezifikationen zusammenarbeiten.

Vertrieb kontaktieren

Kontaktieren Sie den Vertrieb, wenn Sie Anforderungen an die Entwicklung und Beschleunigung von Intel® FPGA-Produkten haben.

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