Serial Lite IV Intel® FPGA IP Kern
Der Serial Lite IV Intel® FPGA Intellectual Property (IP) Kern eignet sich für eine Datenkommunikation mit hoher Bandbreite für Chip-to-Chip-, Board-to-Board und Backplane-Anwendungen.
Serial Lite IV Intel® FPGA IP Kern
Der Serial Lite IV IP Kern umfasst einen Media Access Control (MAC)-, Physical Coding Sublayer (PCS)- und Physical Media Attachment (PMA)-Block. Der IP unterstützt eine Datenübertragung von bis zu 58 Gbit/s pro Lane mit maximal 12 PAM4-Lanes der Intel® Agilex™ F-tile General-Purpose Transceiver (FGT) und bis zu 116 Gbit/s mit maximal 4 PAM4-Lanes der Intel® Agilex™ F-tile High-Speed-Transceiver (FHT) in einem einzigen Link oder 28 Gbit/s pro Lane mit maximal 16 NRZ-Lanes (Non-Return-to-Zero) von FGT und 58 Gbit/s pro Lane mit maximal 4 NRZ-Lanes von FHT. Dieses Protokoll bietet eine hohe Bandbreite, geringe Overhead-Frames, eine niedrige E/A-Anzahl und unterstützt eine hohe Skalierbarkeit sowohl bei der Anzahl der Lanes als auch bei der Geschwindigkeit. Die IP ist leicht rekonfigurierbar und unterstützt eine breite Palette von Datenraten mit dem Ethernet PCS-Modus des E-Tile-Transceivers und des F-Tile-Transceivers.
Diese IP unterstützt zwei Übertragungsmodi:
- Basismodus: Dies ist ein reiner Streaming-Modus, bei dem die Daten ohne Paketanfang, Leerzyklus und Paketende gesendet werden, um die Bandbreite zu erhöhen. Die IP nimmt die ersten gültigen Daten als Start eines Bursts an.
- Gesamtmodus: Dies ist der Paketmodus der Datenübertragung. Ein Burst- und Sync-Zyklus wird am Anfang und am Ende eines Pakets als Abgrenzer gesendet.
Funktionsmerkmale
| Merkmal | Beschreibung |
|---|---|
| Datenübertragung |
|
| PCs |
|
| Fehlererkennung und Handhabung |
|
| Schnittstellen |
|
IP-Qualitätsmetrik
Grundlagen |
|
|---|---|
Jahr der ersten IP-Bereitstellung |
2019 |
Neueste Version der unterstützten Intel Quartus Prime-Software |
22.2 |
Status |
Fortgeschritten |
Leistungen |
|
Die Leistungen für den Kunden umfassen Folgendes: Design-Datei (verschlüsselter Quellcode oder synthetisierte Netzliste) Simulationsmodell für ModelSim*-Intel FPGA Edition Timing- und/oder Layout-Beschränkungen Dokumentation mit Revisionskontrolle |
Y für Alle |
Zusätzliche Leistungen für den Kunden in Verbindung mit der IP-Bereitstellung |
Testbench- und Designbeispiele |
Parametrisierungs-GUI für die IP-Konfiguration durch den Endbenutzer |
Y |
IP ist für den Support des Intel FPGA IP Evaluierungsmodus aktiviert |
Y |
Beschreibungssprache |
Verilog |
Testbench-Sprache |
Verilog |
Bereitgestellte Softwaretreiber |
N |
Support des Treiber-BS |
N |
Implementierung |
|
Benutzeroberfläche |
Avalon Streaming |
IP-XACT-Metadaten |
N |
Verifizierung |
|
Unterstützte Simulatoren |
NCSim, ModelSim, VCS/VCSMX |
Validierte Hardware |
Intel Agilex FPGA Entwicklungskit, Intel Stratix 10 FPGA Signalintegritäts-Entwicklungskit |
Prüfung auf Einhaltung der Branchenstandards durchgeführt |
N |
Wenn ja, welche Tests? |
— |
Wenn ja, bei welchen Intel FPGA-Bauelementen? |
— |
Wenn ja, Datum der Prüfung |
— |
Wenn nein, ist sie geplant? |
N |
Kompatibilität |
|
IP wurde Interoperabilitätstests unterzogen |
— |
Wenn ja, mit welchen Intel FPGA-Bauelementen? |
— |
Interoperabilitätsberichte verfügbar |
— |
Weitere Ressourcen
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Technischer Support
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