Serial Lite IV Intel® FPGA IP Kern

Der SerialLite IV FPGA Intellectual Property (IP) Kern eignet sich für eine Datenkommunikation mit hoher Bandbreite für Chip-to-Chip-, Board-to-Board und Backplane-Anwendungen.

Lesen Sie den Serial Lite IV FPGA IP Leitfaden ›

Serial Lite IV Intel® FPGA IP Kern

Der Serial Lite IV IP Kern umfasst einen Media Access Control (MAC)-, Physical Coding Sublayer (PCS)- und Physical Media Attachment (PMA)-Block. Die IP unterstützt eine Datenübertragung von bis zu 56 Gbit/s pro Lane mit maximal acht PAM4-Lanes in einem einzelnen Link oder 28 Gbit/s pro Lane mit maximal 16 NRZ-Lanes (Non-Return-to-Zero). Dieses Protokoll bietet eine hohe Bandbreite, geringe Overhead-Frames, eine niedrige E/A-Anzahl und unterstützt eine hohe Skalierbarkeit sowohl bei der Anzahl der Lanes als auch bei der Geschwindigkeit. Die IP ist leicht rekonfigurierbar und unterstützt eine breite Palette von Datenraten mit dem Ethernet PCS-Modus des E-Tile-Transceivers und des F-Tile-Transceivers.

Diese IP unterstützt zwei Übertragungsmodi:

  • Basismodus: Dies ist ein reiner Streaming-Modus, bei dem die Daten ohne Paketanfang, Leerzyklus und Paketende gesendet werden, um die Bandbreite zu erhöhen. Die IP nimmt die ersten gültigen Daten als Start eines Bursts an.
  • Gesamtmodus: Dies ist der Paketmodus der Datenübertragung. Ein Burst- und Sync-Zyklus wird am Anfang und am Ende eines Pakets als Abgrenzer gesendet.

Funktionsmerkmale

Merkmal Beschreibung
Datenübertragung
  • Unterstützt bis zu 56 Gbit/s pro Lane mit maximal acht PAM4-Lanes in einem einzigen Link.
  • Unterstützt bis zu 28 Gbit/s pro Lane mit maximal 16 NRZ-Lanes.
  • Unterstützt die Modi kontinuierliches Streaming (Basic) oder Paket (Full).
  • Unterstützt Frame-Pakete mit geringem Overhead.
  • Unterstützt die Übertragung mit Byte-Granularität für jede Burst-Größe.
  • Unterstützt vom Benutzer initiierte oder automatische Lane-Ausrichtung.
  • Unterstützt programmierbare Ausrichtungsperiode.
PCs
  • Verwendet harte IP-Logik, die nahtlos an die E-Tile-Transceiver von Intel® Agilex™ und Intel® Stratix® 10-Geräten angeschlossen werden kann, um die Ressourcen für weiche Logik zu reduzieren.
  • Unterstützt den PAM4-Modulationsmodus für 100GBASE-KP4-Spezifikation. RS-FEC ist in diesem Modulationsmodus immer aktiviert.
  • Unterstützt den NRZ-Modulationsmodus mit (optionaler) KR-FEC-Fehlererkennung und -Korrektur.
  • Unterstützt 64b/66b Codierung/Decodierung.
Fehlererkennung und Handhabung
  • Unterstützt die CRC-Fehlerprüfung (Cyclic Redundancy Check) auf den Sende- (TX) und Empfangsdatenpfaden (RX).
  • Unterstützt die Überprüfung von RX-Link-Fehlern.
  • Unterstützt die RX PCS-Fehlererkennung.
Schnittstellen
  • Unterstützt nur Gesamt-Duplexpaketübertragung mit unabhängigen Verbindungen.
  • Verwendet die Punkt-zu-Punkt-Verbindung zu mehreren FPGAs mit geringer Übertragungslatenz.
  • Unterstützt benutzerdefinierte Befehle.

IP-Qualitätsmetrik

Grundlagen

Jahr, in dem IP zum ersten Mal veröffentlicht wurde

2019

Unterstützung der neuesten Version der Intel® Quartus® Prime Software

19.4

Status

Fortgeschritten

Deliverables

Die Deliverables für den Kunden umfassen Folgendes:

  • Design-Datei (verschlüsselter Quellcode oder Post-Synthesis-Netlist)
  • Simulationsmodell für ModelSim*- Intel FPGA Edition
  • Timing- und/oder Layout-Beschränkungen
  • Dokumentation mit Revisionskontrolle

Y für Alle

Alle zusätzlichen, mit IP bereitzustellenden Deliverables an den Kunden

Testbench- und Designbeispiele

Mit der Parametrisierungs-GUI kann der Endbenutzer IP konfigurieren

Y

IP ist für den Support des Intel FPGA IP Evaluierungsmodus aktiviert

Y

Quellsprache

Verilog

Testbench-Sprache

Verilog

Softwaretreiber bereitgestellt

N

Support des Treiber-BS

N

Implementierung

Benutzeroberfläche

Avalon® Streaming

IP-XACT-Metadaten

N

Verifizierung

Unterstützte Simulatoren

NCSim, ModelSim, VCS/VCSMX

Hardware validiert

Intel® Agilex™ FPGA Entwicklungskit, Intel Stratix 10 FPGA Signalintegritäts-Entwicklungskit

Tests mit branchenüblicher Compliance durchgeführt

N

Wenn ja, welche Tests?

Wenn ja, bei welchen Intel FPGA-Produkten?

Wenn ja, Datum der Durchführung

Wenn nein, ist sie geplant?

N

Kompatibilität

IP wurde Interoperabilitätstests unterzogen

Wenn ja, auf welchen Intel FPGA-Produkten

Interoperabilitätsberichte verfügbar