SerialLite III Streaming Intel® FPGA IP
Der Serial Lite III Streaming Intel FPGA Intellectual Property (IP) core bietet einfache Konnektivität, die schnelle Punkt-zu-Punkt-Datenübertragung über verschiedene Übertragungsmedien ermöglicht, einschließlich Leiterplatten (PCB), Backplane, Kupferverkabelung und Glasfaseroptik.
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SerialLite III Streaming Intel® FPGA IP
Serial Lite III ist ein einfaches, skalierbares Protokoll mit niedriger Latenzzeit für serielle Datenübertragungsanwendungen mit hoher Bandbreite.
Der Serial Lite III Streaming Intel FPGA IP core umfasst die technologieführenden Transceiver von Intel
- Physical Medium Attachment (PMA)
- Physical Coding Sublayer (PCS)
- Media Access Control (MAC) Layer
Die PCS- und PMA-Schichten sind in den Intel Stratix 10, Intel Arria 10, Stratix V und Arria® V FPGAs gehärtet, um Kunden wertvolle FPGA-Logikressourcen zu sparen.
Funktionsmerkmale
Die gehärtete PCS/PMA-Funktionalität ermöglicht einen wesentlich einfacheren Zeitabschluss für alle Arten von Designs. Das Serial-Lite-III-Protokoll wurde entwickelt, um die notwendige Zuverlässigkeit, niedrige Latenz, den Overhead und die Skalierbarkeit zu gewährleisten, die für effiziente Datenübertragungen und niedrige Bitfehlerraten in heutigen und zukünftigen Systemen erforderlich sind.
- Datenratenauswahl bis zu 28 Gbit/s
- Multi-lane Konfiguration bis zu 24 Lanes
- Datenübertragungsvorgänge – kontinuierlich oder stoßweise
- Simplex- und Vollduplexbetrieb
- Flexible Benutzer-Taktungsmodi
- Nutzungsvorteil gehärteter Ressourcen
- Datenübertragung mit geringer Latenz (< 150 ns: TX + RX)
- Minimaler Overhead bei der Übertragung
- 64B/67B Kodierungs/Dekodierungsschema
- Optionale Unterstützung von Fehlerkorrekturcodes (ECC) auf M20Ks (SEU-Abschwächung)
- Optionale Fehlerinjektion oder -erkennung und Zustandsüberwachung
- Vollständig integriertes IP (MAC, PCS und PMA-Schichten)
- Abstimmbare Preemphasis- und Entzerrungseinstellungen
- Support sowohl für AC- als auch für DC-Kopplung
Leistung und Produktivität, die Sie erwarten können
Leistung |
Produktivität |
|---|---|
Hohe Effizienz der Datenrate |
Angemessener IP-Timing-Spielraum zur Beschleunigung des vollständigen Design-Timing-Abschlusses |
Über 300 Gbit/s aggregierte Bandbreite für aktuelle und neue Anwendungen (bis zu 24 Lanes) |
Intel FPGA IP Evaluierungsmodus-Funktion ermöglicht es Ihnen, IP kostenlos und ohne Lizenz zu testen |
Datenübertragung mit geringer Latenz (< 150 ns: TX + RX) |
Vollständig integrierte Serial Lite III IP umfasst MAC, PCS und PMA Schichten für die einfache Integration der FPGA |
Wechsel- und DC-Kopplung ermöglicht die Anpassung von Lane(s) für verbesserte Bitfehlerraten |
IP-Qualitätsmetrik
Grundlagen |
|
|---|---|
Jahr, in dem IP zum ersten Mal veröffentlicht wurde |
2013 |
Unterstützung der neuesten Version der Intel® Quartus® Prime Software |
18.0 |
Status |
Produktivbetrieb |
Deliverables |
|
Die Deliverables für den Kunden umfassen Folgendes:
|
Y für Alle – außer der Bereitstellung der Readme-Datei |
Alle zusätzlichen, mit IP bereitzustellenden Deliverables an den Kunden |
Testbench- und Designbeispiele |
Mit der Parametrisierungs-GUI kann der Endbenutzer IP konfigurieren |
Y |
IP ist für den Support des Intel FPGA IP Evaluierungsmodus aktiviert |
Y |
Quellsprache |
Verilog und VHDL |
Testbench-Sprache |
Verilog |
Softwaretreiber bereitgestellt |
N |
Support des Treiber-BS |
N |
Implementierung |
|
Benutzeroberfläche |
Avalon® Streaming |
IP-XACT-Metadaten |
N |
Verifizierung |
|
Unterstützte Simulatoren |
NCSim, ModelSim, VCS/VCSMX |
Hardware validiert |
Intel Arria 10 FPGA Transceiver Signalintegritäts-Entwicklungskit, Intel Stratix 10 FPGA Signalintegritäts-Entwicklungskit |
Tests mit branchenüblicher Compliance durchgeführt |
N |
Wenn ja, welche Tests? |
– |
Wenn ja, bei welchen Intel FPGA Geräten? |
– |
Wenn ja, Datum der Durchführung |
– |
Wenn nein, ist sie geplant? |
N |
Kompatibilität |
|
IP wurde Interoperabilitätstests unterzogen |
Y |
Wenn ja, auf welchen Intel FPGA-Produkten |
Intel Stratix 10, Stratix V, Intel Arria 10 GX |
Interoperabilitätsberichte verfügbar |
N |
Automatisierte Generierung von Signal Tap II Dateien für Intel Arria 10 Core Fehlersuche
Designbeispiele für Drucktasten-Hardware in der Intel Quartus Prime Software
Links zum Thema
Dokumentation
- Serial Lite III Streaming Intel FPGA IP core Anleitung ›
- Serial Lite III Streaming IP Core Designbeispiel Anleitung für Intel Stratix 10 Geräte ›
- Serial Lite III Streaming Intel FPGA IP Funktion Taktungsrichtlinien für Intel Arria 10 und V Serien Intel FPGAs ›
(Um auf dieses Dokument zugreifen zu können, wenden Sie sich bitte an Ihren lokalen FPGA Vertriebsmitarbeiter)
- Serial Lite III Streaming Intel FPGA IP Funktion Dateneffizienz-Rechner für Intel Arria 10 und V Serien Intel FPGAs ›
(Um auf dieses Dokument zugreifen zu können, wenden Sie sich bitte an Ihren lokalen FPGA Vertriebsmitarbeiter)
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