Intel® FPGA-IP für RapidIO

Intel beendet die Bereitstellung von Intellectual Property (IP) für RapidIO I und RapidIO II. Weitere Informationen hierzu finden Sie in der Produktabkündigung (PDN2025).

Handbuch für den RapidIO-II-IP-Core ›

Handbuch für den RapidIO-IP-Core ›

Intel® FPGA-IP für RapidIO

Intel stellt zwei verschiedene Intel® FPGA-IP-Cores für RapidIO bereit:

  • Intel FPGA-IP für RapidIO II erfüllt die RapidIO-Spezifikation Revision 2.2
  • Getrennte Physical-, Transport- und Logical-Schichten (modulare Architektur)
  • IDLE2-Sequenz – langes Steuersymbol
  • 1,25-, 2,5-, 3,125-, 5,0- und 6,25-Gbaud-Lane-Übertragungsraten mit 1-facher, 2-facher und 4-facher Linkbreite
  • Intel FPGA-IP für RapidIO erfüllt die RapidIO-Spezifikation Revision 1.3/2.1
  • Getrennte Physical-, Transport- und Logical-Schichten (modulare Architektur)
  • IDLE1-Sequenz – kurzes Steuerungssymbol
  • 1,25-, 2,5-, 3,125- und 5,0-Gbaud-Lane-Übertragungsraten mit 1-facher und 4-facher Linkbreite

Einzelheiten zu unterstützten Bauelementen, wie z. B. Lane-Übertragungsraten, Linkbreiten und Geschwindigkeitsstufen, finden Sie in den Gebrauchsanleitungen zur Intel FPGA-IP für RapidIO.

Funktionsmerkmale

Ein großer Teil der Funknetz-Industrie verwendet den RapidIO-Standard als Highspeed-Schnittstelle. Der RapidIO-Standard wird üblicherweise zwischen Digitalsignalprozessoren sowie zwischen Prozessoren der Steuerungsebene und dem Speicher verwendet. RapidIO gewinnt auch als Backplane-Schnittstelle an Bedeutung, da die Verbindungstechnik weit verbreitete Standards für die elektrischen Eigenschaften des Physical Media Attachment (PMA), wie XAUI oder CEI für bis zu 6,25 Gbaud Datenrate, übernimmt. Intel® FPGAs können auch RapidIO-Gen3-Datenraten unterstützen.

  • PHY basierend auf integrierten Transceivern
  • Einfache Verwendung
  • IP-Parametereditor ermöglicht die einfache manuelle Optimierung von Parametern, wie der FIFO-Tiefe der Schnittstelle, der Fenster für die Adressübersetzung, Ausgangsdifferenzspannung und Pre-Emphasis
  • Einfache Konfiguration bietet Möglichkeiten, die Ressourcenauslastung zu reduzieren, um kleinere Variationen der Intel® FPGA-IP-Funktion je nach Anforderungen der Anwendung zu erstellen
  • Plattform-Designer für die Systemschnittstelle
  • Robuste Lösung
  • Endpunkt-IP-Core, Testbenches mit bewährter Interoperabilität mit führenden Digitalsignalprozessor- und Switch-Anbietern
  • Konform mit RapidIO-Spezifikation, Revision 1.3/2.1 und 2.2

Sie können mehrere Monate Zeitaufwand für das Design einer auf Systemebene integrationsbereiten Lösung einsparen, wenn Sie alle RapidIO-Ebenen auswählen, einschließlich Funktionen wie Adressübersetzung sowie einfachen Avalon-MM- (Memory-Mapped) und Avalon-ST- (Streaming) FIFO-Schnittstellen.

Protokoll-Lösung

Eine der Abbildungen zeigt ein Beispiel für System, das mithilfe des Plattform-Designers mit einem Nios® II Soft Embedded-Prozessor als Verarbeitungselement konstruiert wurde. Der Programmspeicher kann „Boot-Code“ für das Enumerieren der verschiedenen Endpunkte auf Systemebene enthalten. Das Programm konfiguriert auch die Funktionsadressregister der Endpunkte und die Intel FPGA-IP-Funktion.

IP-Qualitätsmetrik

Grundlagen

Jahr der ersten IP-Bereitstellung

2009

Neueste unterstützte Version der Intel® Quartus® Prime Software

18.1

Status

In Benutzung

Leistungen

Die Leistungen für den Kunden umfassen Folgendes:

    Design-Datei (verschlüsselter Quellcode oder synthetisierte Netzliste)

    Simulationsmodell für ModelSim* – Intel® FPGA Edition

    Timing- und/oder Layout-Beschränkungen

    Testbench oder Designbeispiel

    Dokumentation mit Revisionskontrolle

    Readme-Datei



    Ja

    Ja

    Ja

    Ja

    Ja

    Nein

Zusätzliche Leistungen für den Kunden in Verbindung mit der IP-Bereitstellung

Keine

Parametrisierungs-GUI für die IP-Konfiguration durch den Endbenutzer

Ja

IP-Core ist für die Unterstützung des Intel® FPGA-IP-Evaluierungsmodus ausgelegt

Ja

Beschreibungssprache

Sowohl Verilog als auch VHDL

Testbench-Sprache

Sowohl Verilog als auch VHDL

Bereitgestellte Softwaretreiber

Nein

Treiber-Betriebssystem-Unterstützung

Implementierung

Benutzeroberfläche

Avalon®-MM, Avalon-ST

IP-XACT-Metadaten

Nein

Verifizierung

Unterstützte Simulatoren

ModelSim*, VCS, Riviera-PRO, NCSim

Validierte Hardware

Intel® Arria® 10, Arria V, Intel® Cyclone® 10 GX, Cyclone V, Intel® Stratix® 10, Stratix V

Prüfung auf Einhaltung der Branchenstandards durchgeführt

Nein

Wenn ja, welche Tests?

Wenn ja, bei welchen Intel FPGA-Bauelementen?

Wenn ja, Datum der Prüfung

Wenn nein, ist sie geplant?

Nein

Kompatibilität

IP wurde Interoperabilitätstests unterzogen

Ja

Wenn ja, mit welchen Intel FPGA-Bauelementen?

Arria V, Intel Arria 10, Intel Cyclone 10 GX, Intel Stratix 10

Interoperabilitätsberichte verfügbar

Ja