Intel® FPGA-IP für RapidIO

Intel stellt zwei verschiedene Intel® FPGA-IP-Cores für RapidIO bereit:

• RapidIO II Intel® FPGA IP entspricht der RapidIO-Spezifikation Revision 2.2
• Getrennte Physical-, Transport- und Logical-Schichten (modulare Architektur)
• IDLE2-Sequenz – langes Steuersymbol
• 1,25-, 2,5-, 3,125-, 5,0- und 6,25-Gbaud-Lane-Übertragungsraten mit 1-facher, 2-facher und 4-facher Linkbreite
• RapidIO Intel® FPGA IP entspricht den RapidIO-Spezifikation Revisionen 1.3 / 2.1
• Getrennte Physical-, Transport- und Logical-Schichten (modulare Architektur)
• IDLE1-Sequenz – kurzes Steuerungssymbol
• 1,25-, 2,5-, 3,125- und 5,0-Gbaud-Lane-Übertragungsraten mit 1-facher und 4-facher Linkbreite

Einzelheiten zur Geräteunterstützung, wie z. B. Lane-Raten, Link-Breiten und Geschwindigkeitsstufen, finden Sie in den RapidIO Intel® FPGA IP Benutzerhandbüchern.

Funktionsmerkmale

Ein großer Teil der Funknetz-Industrie verwendet den RapidIO-Standard als Highspeed-Schnittstelle. Der RapidIO-Standard wird üblicherweise zwischen Digitalsignalprozessoren sowie zwischen Prozessoren der Steuerungsebene und dem Speicher verwendet. RapidIO gewinnt auch als Backplane-Schnittstelle an Bedeutung, da die Verbindungstechnik weit verbreitete Standards für die elektrischen Eigenschaften des Physical Media Attachment (PMA), wie XAUI oder CEI für bis zu 6,25 Gbaud Datenrate, übernimmt. Intel® FPGAs können auch RapidIO-Gen3-Datenraten unterstützen.

• PHY basierend auf integrierten Transceivern
• Einfache Verwendung
• IP-Parametereditor ermöglicht die einfache manuelle Optimierung von Parametern, wie der FIFO-Tiefe der Schnittstelle, der Fenster für die Adressübersetzung, Ausgangsdifferenzspannung und Pre-Emphasis
• Einfache Konfiguration bietet Möglichkeiten, die Ressourcenauslastung zu reduzieren, um kleinere Variationen der Intel® FPGA-IP-Funktion je nach Anforderungen der Anwendung zu erstellen
• Plattform-Designer für die Systemschnittstelle
• Robuste Lösung
• Endpunkt-IP-Core, Testbenches mit bewährter Interoperabilität mit führenden Digitalsignalprozessor- und Switch-Anbietern
• Konform mit RapidIO-Spezifikation, Revision 1.3/2.1 und 2.2

Für eine integrationsfertige Lösung auf Systemebene können Sie mehrere Monate an Designzeit einsparen, indem Sie alle RapidIO-Schichten auswählen – einschließlich Funktionen wie Adressübersetzung sowie einfache Avalon® Memory-Mapped (Avalon-MM) und Avalon® Streaming (Avalon-ST) FIFO-Schnittstellen.

Protokoll-Lösung

Eine der Abbildungen zeigt ein Beispiel für System, das mithilfe des Plattform-Designers mit einem Nios® II Soft Embedded-Prozessor als Verarbeitungselement konstruiert wurde. Der Programmspeicher kann „Boot-Code“ für das Enumerieren der verschiedenen Endpunkte auf Systemebene enthalten. Das Programm konfiguriert auch die Funktionsadressregister der Endpunkte und die Intel® FPGA IP-Funktion.