R-Tile PCIe* Hard IP
R-Tile ist ein FPGA Companion Tile, das PCIe* Konfigurationen bis zu 5.0 x16 in Endpoint (EP), Root Port (RP) und Transaction Layer Packet (TLP) Bypass-Modi unterstützt. PCIe 3.0, 4.0 und 5.0 Konfigurationen werden nativ unterstützt. R-tile unterstützt ebenso bis zu 16 SerDes-Kanäle über eine PHY-Schnittstelle für PCIe (PIPE) 5.1.1 im SerDes-Architekturmodus.
R-Tile dient als Companion für die Geräte der Intel® Agilex™ der I-Serie.
R-Tile Avalon® Streaming Intel® FPGA IP für PCIe Anleitung ›
R-Tile Avalon Streaming Intel® FPGA IP für PCIe Designbeispiel Anleitung ›
R-Tile PCIe* Hard IP
Einhaltung von Standards und Spezifikationen
- PCIe 5.0 Basisspezifikation Rev. 5.0, 1.0
- PIPE Serdes (SerDes-Mode) Spezifikation 5,1
- R-Tile PCIe Hard IP hat PCI-SIG Compliance-Tests beim Workshop April 22 bestanden. Siehe PCI-SIG Integratoren-Liste.
Funktionsmerkmale
- Enthält einen vollständigen Protokollstapel, einschließlich der Transaktions-, Datenverbindungs- und physikalischen Ebenen, die als Hard-IP implementiert sind.
- Support für den PIPE-Modus
- Native Unterstützung von PCIe* 3.0/4.0/5.0 Konfigurationen mit 1.0/2.0 Konfigurationen über Link-Down-Training.
- Unterstützt Root Port (RP) und Endpoint (EP) Modi.
- Support für TL-Bypass-Modus zur Aktivierung von UP-Port oder Down-Port-Funktionalität für die Arbeit mit Fabric-basiertem PCI Switch IP.
- Unterstützt verschiedene Multilink-EP-, RP-Modi in x8-, x4-Konfigurationen mit geringerer Breite
- Support für einen einzelnen virtuellen Kanal
- Unterstützt bis zu 512 Byte maximale Nutzlastgröße (MPS).
- Support von bis zu 4096 Byte (4 KB) maximale Leseanforderungsgröße (MRRS).
- Support für verschiedener Taktungsmodi: Common Reflect, Independent Refclks mit & ohne Spread Spectrum (SRIS, SRNS)
- PCIe* erweiterte Fehlerberichterstattung.
- Support der D0- und D3-PCIe-Energiezustände.
- Unterstützt den autonomen Hard IP-Modus, der es dem PCIe Hard IP ermöglicht, mit dem Host zu kommunizieren, bevor FPGA-Konfiguration und Eingabe in den Benutzermodus abgeschlossen sind.
- FPGA-Kern-Konfiguration über PCIe-Link (CVP Init und CVP Update)
Multifunktions- und Virtualisierungsfunktionen
- SR-IOV-Support (8 PFs, 2K VFs pro Endpunkt)
- VirtIO-Support über die Konfiguration Intercept-Schnittstelle
- Skalierbare I/O- und Shared virtueller Speicher (SVM)-Support (zukünftig)
- Zugangskontroll-Service (ACS)
- Alternative Routing-ID-Interpretation (ARI)
- Function Level Reset (FLR)
- Support für TLP Verarbeitungshinweis (TPH)
- Support für Adressübersetzungsdienste (ATS)
- Adressraum-ID verarbeiten (PasID)
Funktionen der Benutzeroberfläche
- Avalon® Streaming-Schnittstelle (Avalon-ST)
- Benutzer-Paketschnittstelle mit getrenntem Header-, Daten- und Präfix-Bereich
- Quad segmentierte Benutzerpaket-Schnittstelle mit der Möglichkeit, bis zu vier TLPs in jedem bestimmten Zyklus zu verarbeiten (nur x16 Kern)
- Erweiterte Tag-Unterstützung.
- 10-Bit-Tag-Support (maximal 768 ausstehende Tags (x16) / 512 ausstehende Tags (x8/x4) zu einem beliebigen Zeitpunkt, für alle Funktionen kombiniert.
IP Debug-Funktionen
- Debug-Toolkit mit den folgenden Funktionen:
- Protokoll und Informationen zum Verbindungsstatus.
- Grundlegende und erweiterte Debugging-Funktionen, einschließlich PMA-Registerzugriff und Eye-Viewing-Funktion.
Support von Treibern
- Linux-Gerätetreiber
Links zum Thema
Dokumentation
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