R-Tile PCIe* Hard IP

R-Tile ist ein FPGA Companion Tile, das PCIe* Konfigurationen bis zu 5.0 x16 in Endpoint (EP), Root Port (RP) und Transaction Layer Packet (TLP) Bypass-Modi unterstützt. PCIe 3.0, 4.0 und 5.0 Konfigurationen werden nativ unterstützt. R-tile unterstützt ebenso bis zu 16 SerDes-Kanäle über eine PHY-Schnittstelle für PCIe (PIPE) 5.1.1 im SerDes-Architekturmodus.

R-Tile dient als Companion für die Geräte der Intel® Agilex™ der I-Serie.

R-Tile Avalon® Streaming Intel® FPGA IP für PCIe Anleitung ›

R-Tile Avalon Streaming Intel® FPGA IP für PCIe Designbeispiel Anleitung

R-Tile PCIe* Hard IP

IP-Qualitätsmetrik

Grundlagen

Jahr der ersten IP-Bereitstellung

2021

Status

Vorläufig

Leistungen

Die Leistungen für den Kunden umfassen Folgendes:

Design-Datei (verschlüsselter Quellcode oder synthetisierte Netzliste)

Timing- und/oder Layout-Beschränkungen

Benutzerhandbuch

 

Y

Y

Y

Zusätzliche Leistungen für den Kunden in Verbindung mit der IP-Bereitstellung

Testbench, Debug-Toolkit und Designbeispiele

Parametrisierungs-GUI für die IP-Konfiguration durch den Endbenutzer

Y

IP-Core ist für die Unterstützung des Intel® FPGA-IP-Evaluierungsmodus ausgelegt

Y

Beschreibungssprache

Verilog

Testbench-Sprache

Verilog

Bereitgestellte Softwaretreiber

Y

Support des Treiber-BS

Linux

Implementierung

Benutzeroberfläche

Avalon Streaming, Avalon Speicherzuordnung

IP-XACT-Metadaten

N

Verifizierung

Unterstützte Simulatoren

QuestaSIM, VCS

Validierte Hardware

Intel Agilex I-Serie

Tests auf Einhaltung der Branchenstandards durchgeführt

Y

Wenn ja, welche Tests?

PCI-SIG

Wenn ja, bei welchen Intel FPGA-Bauelementen?

Intel Agilex I-Serie

Wenn ja, Datum der Prüfung

April 2022

Wenn nein, ist sie geplant?

 

Kompatibilität

IP wurde Interoperabilitätstests unterzogen

N

Wenn ja, mit welchen Intel FPGA-Bauelementen?

 

Interoperabilitätsberichte verfügbar

Y