R-Tile PCIe* Hard IP
R-Tile ist ein FPGA Companion Tile, das Konfigurationen bis zu PCIe 5.0 x16 in den Bypass-Modi Endpoint (EP), Root Port (RP) und Transaction Layer (TL) unterstützt. PCIe 3.0, 4.0 und 5.0 Konfigurationen werden nativ unterstützt. R-tile unterstützt ebenso bis zu 16 SerDes-Kanäle über eine PHY-Schnittstelle für PCIe (PIPE) 5.1.1 im SerDes-Architekturmodus.
R-Tile PCIe* Hard IP
Companion Tile in Agilex™ 7 FPGA-Bauelementen der I-Reihe und M-Reihe
- Verfügbar als Hard IP (HIP) auf R-Tile
- Vollständiger Protokoll-Stack als Hard-IP implementiert mit der Fähigkeit, Transaction Layer zu umgehen
- Volle PCIe 5.0 x16 Leistung und PCI-SIG-konformer IP Core
- Die Mischung von Hard IP und Soft IP für PCI Express bietet ein Höchstmaß an Flexibilität, Leistung und Produktivität
Intellectual Property | In Quartus® Prime Design Software enthalten | Bestellcodes |
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R-Tile PCIe* Hard IP | Ja | Kein Bestellcode erforderlich |
Einhaltung von Standards und Spezifikationen
- PCIe 5.0 Basisspezifikation Rev. 5.0, 1.0
- PIPE Serdes (SerDes-Mode) Spezifikation 5,1
- R-Tile PCIe Hard IP hat PCI-SIG Compliance-Tests beim Workshop April 22 bestanden. Siehe PCI-SIG Integratoren-Liste
Funktionsmerkmale
- Enthält einen vollständigen Protokollstapel, einschließlich der Transaktions-, Datenverbindungs- und physikalischen Ebenen, die als Hard-IP implementiert sind.
- PIPE-Modus-Unterstützung
- Native Unterstützung von PCIe 5.0/4.0/3.0 Konfigurationen mit 2.0/1.0 Konfigurationen über Link-Down-Training
- Unterstützt Root-Port- und Endpoint-Modi
- Unterstützt TL-Bypass-Modus zur Aktivierung von UP-Port oder Down-Port-Funktionalität für die Arbeit mit Fabric-basiertem PCIe Switch IP.
- Verschiedene Multilink EP, RP-Modi in geringerer Breite x4, x8-Konfigurationen verfügbar
- Mehrere Bifurkation-Optionen
- Support für einen einzelnen virtuellen Kanal
- Bis zu 512-Byte Maximum Payload Size (MPS)
- Bis zu 4096-Byte (4 KB) Maximum Read Request Size (MRRS)
- Unterstützung für verschiedene Taktungsmodi: Common Reference Clock (refclk), Independent Reference Clock (refclk) mit und ohne Spread Spectrum (SRIS, SRNS)
- Erweiterte Fehlerberichte
- Precision Time Management (PTM)
- Unterstützt D0- und D3-PCIe-Energiezustände.
- Unterstützt den autonomen Hard IP-Modus, der es dem PCIe Hard IP ermöglicht, mit dem Host zu kommunizieren, bevor FPGA-Konfiguration und Eingabe in den Benutzermodus abgeschlossen sind.
- FPGA-Kernkonfiguration über PCIe-Link (CVP Init and CVP Update) und Partial Reconfiguration (PR) über PCIe-Link
Multifunktions- und Virtualisierungsfunktionen
- SR-IOV-Support (8 PFs, 2K VFs pro Endpunkt)
- VirtIO-Support über die Konfiguration Intercept-Schnittstelle
- Skalierbare I/O- und Shared virtueller Speicher (SVM)-Support
- Zugangskontroll-Service (ACS)
- Alternative Routing-ID-Interpretation (ARI)
- Function Level Reset (FLR)
- Support für TLP Verarbeitungshinweis (TPH)
- Adressübersetzungsdienste (ATS)
- Adressraum-ID verarbeiten (PasID)
Funktionen der Benutzeroberfläche
- Avalon® Streaming-Schnittstelle (Avalon-ST)
- Benutzer-Paketschnittstelle mit getrenntem Header-, Daten- und Präfix-Bereich
- Quad-segmentierte Benutzerpaket-Schnittstelle mit der Möglichkeit, bis zu vier TLPs in jedem beliebigen Zyklus zu verarbeiten (nur x16 Kern)
- Erweiterter Tag-Support
- 10-Bit-Tag-Support (maximal 768 ausstehende Tags (x16) / 512 ausstehende Tags (x4/x8) zu jedem beliebigen Zeitpunkt, für alle Funktionen kombiniert)
IP Debug-Funktionen
- Debug-Toolkit-Funktionen:
- Protokoll und Informationen zum Verbindungsstatus
- Grundlegende und erweiterte Debugging-Funktionen, einschließlich PMA-Registerzugriff und Eye-Viewing-Funktion.
Support von Treibern
- Linux-Gerätetreiber
Mainboards und Kits
Weitere Ressourcen
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Technischer Support
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