P-Tile PCIe* Hard IP
P-Tile ist ein FPGA Companion-Tile-Chiplet, das auf Geräten der Intel® Stratix® 10 DX- und Intel® Agilex™ F-Reihe verfügbar ist und PCIe für 4.0/3.0-Funktionalität im Endpoint-, Root-Port- und TLP-Bypass-Modus nativ unterstützt.
P-Tile Avalon® Streaming Intel® FPGA IP für PCIe Anleitung ›
P-Tile Avalon Streaming Intel® FPGA IP für PCIe Designbeispiel Anleitung ›
P-Tile PCIe* Hard IP
P-Tile Linkup-Video
Sehen Sie sich die Demo des Intel® Stratix® 10 DX Geräts an, das P-Tiles zur Verbindung mit einem Intel® Xeon Server verwendet.
Einhaltung von Standards und Spezifikationen
- P-Tile PCIe Hard IP hat PCI-SIG Compliance-Tests erfolgreich bestanden. Auf der Webseite der PCI-SIG-Integratoren veröffentlichte Ergebnisse.
PCIe*-Funktionen für P-Tile Hard IP
- Vollständiger Protokoll-Stack, einschließlich Transaktion, Datenverbindung und physikalische Schichten, implementiert als Hard IP
- Native Unterstützung für bis zu 4x16 für Endpunkt- und Root-Port-Modi.
- Unterstützung der Portverzweigung: vier x4s Root-Port, zwei x8s Endpunkt.
- Unterstützt den TLP-Bypass-Modus sowohl im Upstream- als auch im Downstream-Modus.
- Unterstützt bis zu 512 Byte maximale Nutzlastgröße (MPS).
- Support von bis zu 4096 Byte (4 KB) maximale Leseanforderungsgröße (MRRS).
- Separater Referenztakt mit unabhängigem Spread-Spectrum-Clocking (SRIS).
- Separater Referenztakt ohne Spread-Spectrum-Clocking (SRNS).
- Verbreitete Referenztaktarchitektur
- Support für unabhängiges PERST zur Verwaltung von zwei Optionen zum Zurücksetzen (x8x8 EP und x8x8 TLP Bypass UP/UP).
- PCIe erweiterte Fehlermeldung (nur PF)
- Support für D0 und D3 PCIe Energiezustände.
- Spurbegrenzung beim Empfänger.
- Anwesenheitserkennung für Retimer.
- Unterstützt den autonomen Hard IP-Modus, der es dem PCIe Hard IP ermöglicht, mit dem Host zu kommunizieren, bevor FPGA-Konfiguration und Eingabe in den Benutzermodus abgeschlossen sind.
- FPGA-Kern-Konfiguration über PCIe-Link (CVP Init und CVP Update)
Multifunktions- und Virtualisierungsfunktionen
- SR-IOV-Support (8 PFs, 2K VFs pro Endpunkt)
- VirtIO-Support über die Konfiguration Intercept-Schnittstelle
- Skalierbare I/O- und virtuell genutzte Speicher-Unterstützung (SVM) (Zukunft).
- Zugangskontroll-Service (ACS)
- Alternative Routing-ID-Interpretation (ARI)
- Funktionslevel zurücksetzen (FLR)
- Support für TLP-Verarbeitungshinweis (TPH)
- Support für Adressübersetzungsdienste (ATS)
- Adressraum-ID verarbeiten (PasID)
Funktionen der Benutzeroberfläche
- Avalon® Streaming-Schnittstelle (Avalon-ST)
- Benutzer-Paketschnittstelle mit getrenntem Header-, Daten- und Präfix-Bereich
- Doppelt segmentierte Benutzerpaket-Schnittstelle mit der Möglichkeit, bis zu zwei TLPs in jedem bestimmten Zyklus zu verarbeiten (nur x16 Kern)
- Erweiterte Tag-Unterstützung.
- 10-Bit-Tag-Support (maximal 768 ausstehende Tags (x16) / 512 ausstehende Tags (x8/x4) zu einem beliebigen Zeitpunkt, für alle Funktionen kombiniert.
IP Debug-Funktionen
- Debug-Toolkit mit den folgenden Funktionen:
- Protokoll und Informationen zum Verbindungsstatus.
- Grundlegende und erweiterte Debugging-Funktionen, einschließlich PMA-Registerzugriff und Eye-Viewing-Funktion.
Support von Treibern
- Linux-Gerätetreiber.
Links zum Thema
Dokumentation
Support für Geräte und Hardware Development Kit
Sonstige Unterstützung
Weitere Ressourcen
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