P-Tile PCIe* Hard IP

P-Tile ist eine FPGA-Companion-Tile, die für Stratix® 10 DX und Agilex™ 7 FPGA-Bauelemente der F-Reihe verfügbar ist und PCIe*-Konfigurationen bis zu 4.0 x16 in Endpoint (EP), Root Port (RP) und Transaction Layer (TL) Bypass-Modi unterstützt.

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P-Tile PCIe* Hard IP

P-Tile Linkup-Video

Sehen Sie sich die Demo des Intel® Stratix® 10 DX Geräts an, das P-Tile zur Verbindung mit einem Intel® Xeon® Server verwendet.

Einhaltung von Standards und Spezifikationen

  • PCIe Basisspezifikation Revision 4.0
  • Single-Root-I/O-Virtualisierungs- und Freigabespezifikation, Rev. 1.1
  • PHY Interface für PCIe Architekturen, Version 4.0
  • Virtuelles E/A-Komponente (VIRTIO) Version 1.0
  • P-Tile PCIe Hard IP hat PCI-SIG Compliance-Tests erfolgreich bestanden. Die Ergebnisse werden auf der Liste der PCI-SIG-Integratoren veröffentlicht.

Funktionsmerkmale

  • Vollständiger Protokollstapel einschließlich Transaktion, Datenlink und physikalische Schichten, implementiert als Hard IP.
  • PIPE-Modus-Unterstützung
  • Unterstützt PCIe* 4.0/3.0-Konfigurationen nativ mit Unterstützung für 2.0/1.0-Konfigurationen über Link-Down-Training
  • Port-Bifurkation-Funktionen: vier x4-Root-Ports, zwei x8-Endpunkte
  • Unterstützt TL-Bypass-Modus sowohl im Upstream- als auch im Downstream-Modus
  • Bis zu 512 B Maximum Payload Size (MPS)
  • Bis zu 4096-Byte (4 KB) Maximum Read Request Size (MRRS)
  • Separater Referenztakt mit unabhängigem Spread-Spectrum-Clocking (SRIS)
  • Separater Referenztakt ohne Spread-Spectrum-Clocking (SRNS)
  • Verbreitete Referenztaktarchitektur
  • Unabhängiges PERST für zwei Reset-Operationen (x8x8 EP und x8x8 TL Bypass)
  • Erweiterte Fehlerberichte (nur PF)
  • Unterstützung für D0- und D3-PCIe-Energiezustände
  • Lane-Begrenzung am Empfänger
  • Anwesenheitserkennung für Retimer
  • Unterstützt den autonomen Hard IP-Modus, der es dem PCIe Hard IP ermöglicht, mit dem Host zu kommunizieren, bevor FPGA-Konfiguration und Eingabe in den Benutzermodus abgeschlossen sind.
  • FPGA-Kernkonfiguration über PCIe-Link (CVP Init and CVP Update) und Partial Reconfiguration (PR) über PCIe-Link

Multifunktions- und Virtualisierungsfunktionen

  • SR-IOV-Support (8 PFs, 2K VFs pro Endpunkt)
  • VirtIO-Support über die Konfiguration Intercept-Schnittstelle
  • Skalierbare I/O- und Shared virtueller Speicher (SVM)-Support
  • Zugangskontroll-Service (ACS)
  • Alternative Routing-ID-Interpretation (ARI)
  • Function Level Reset (FLR)
  • Support für TLP Processing Hint (TPH)
  • Adressübersetzungsdienste (ATS)
  • Adressraum-ID verarbeiten (PasID)

Funktionen der Benutzeroberfläche

  • Avalon® Streaming-Schnittstelle (Avalon-ST)
  • Benutzer-Paketschnittstelle mit getrenntem Header-, Daten- und Präfix-Bereich
  • Doppelt segmentierte Benutzer-Paketschnittstelle mit der Möglichkeit, bis zu zwei TLPs in jedem beliebigen Zyklus zu verarbeiten (nur x16 Kern)
  • Erweiterter Tag-Support
  • 10-Bit-Tag-Support (maximal 768 ausstehende Tags (x16) / 512 ausstehende Tags (x4/x8) zu jedem beliebigen Zeitpunkt, für alle Funktionen kombiniert)

Komplementäre IPs

Support von Treibern

IP Debug-Funktionen

  • Debug-Toolkit-Funktionen:
  • Protokoll und Informationen zum Verbindungsstatus
  • Grundlegende und erweiterte Debugging-Funktionen, einschließlich PMA-Registerzugriff und Eye-Viewing-Funktion.

IP-Status

Status der Bestellung

Kein Bestellcode erforderlich
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