L/H-Tile PCIe* HARD-IP
Intel® Stratix® 10 FPGAs enthalten die L/H-Tile-Chiplets, die einen konfigurierbaren, gehärteten Protokoll-Stack für PCIe umfassen, was die PCIe Basisspezifikation 3.0 erfüllt. Diese Avalon® Streaming-Schnittstelle Hard- IP unterstützt 1.0, 2.0 und 3.0 Datenraten und x1, x2, x4, x8 oder x16-Konfigurationen, einschließlich Unterstützung für SRIOV-Funktionalität.
Lesen Sie das Benutzerhandbuch zur L-Tile- und H-Tile-Transceiver-PHY >
L- und H-Tile Avalon® Speicherzuordnung Intel® Intel® FPGA IP für PCIe Leitfaden lesen ›
L/H-Tile PCIe* HARD-IP
Einhaltung von Standards und Spezifikationen
- L/H Tile PCIe Hard-IP hat PCI-SIG Compliance-Tests bestanden. Siehe PCI-SIG Integratoren-Liste.
Funktionsmerkmale
- Vollständiger Protokollstapel einschließlich Transaktion, Datenlink und physikalische Schichten, implementiert als Hard-IP.
- ×1, ×2, ×4, ×8 und ×16 Konfigurationen mit 1.0, 2.0 oder 3.0 Lane-Raten für Native Endpunkte und Root Ports.
- Avalon® Streaming Interface mit 256-Bit-Schnittstelle zur Anwendungsschicht außer für 3.0 x16-Varianten.
- Avalon® Streaming Interface 512-Bit-Schnittstelle mit 250 MHz zur Anwendungsebene für 3.0 x16-Varianten.
- Instanziierung als Standalone IP Core aus dem Intel® Quartus® Prime Pro Edition IP-Katalog oder als Teil eines Systemdesigns in Plattform Designer.
- Generierung von dynamischen Design-Beispielen.
- Konfiguration über Protokoll (CvP) bietet separate Bilder für die Konfiguration der Peripherie und der Core-Logik.
- PHY-Schnittstelle für PCIe (PIPE) oder serielle Schnittstellensimulation mit IEEE-verschlüsselten Modellen.
- Testbench Bus Functional Model (BFM) unterstützt x1-, x2-, x4- und x8-Konfigurationen.
- Support für ein 3.0x16 BFM-Simulationsmodell mit Avery Testbench. Siehe AN-811: Verwenden des Avery BFM für PCIe 3.0 x16 Simulation auf Intel® Stratix® 10 Geräten
- Native PHY Debug Master Endpoint (NPDME). Weitere Information finden Sie im Benutzerhandbuch zur Intel Stratix® 10 L-Tile- und H-Tile-Transceiver-PHY
- Der autonome Hard-IP-Modus ermöglicht es dem PCIe IP Core, den Betrieb aufzunehmen, bevor das FPGA Fabric programmiert ist. Dieser Modus ist standardmäßig aktiviert. Er kann nicht deaktiviert werden.
- Dedizierter Empfangspuffer mit 69,5 Kilobyte (KB).
- Zyklische End-to-end-Redundanzprüfung (ECRC).
- Base Address Register(BAR)-Prüflogik.
- Support für Separate Reference Clock With No Spread Spectrum-Architektur (SRNS), aber nicht für Separate Reference Clock With Independent.
- Spread Spectrum-Architektur (SRIS).
Virtualisierung (SR-IOV) Funktionsunterstützung (nur H-Tile)
- Separate Konfigurationsbereiche für bis zu vier PCIe Physical Functions (PFs) und maximal 2048 Virtual Functions (VFs).
- Advanced Error Reporting (AER) für PFs.
- Address (ATS) and TLP Processing und TLP Processing Hints(TPH)-Funktionen.
- Control Shadow Interface zum Lesen der aktuellen Einstellungen für einige der VF Control Register-Felder in den PCI- und PCIe-Konfigurationsbereichen.
- Function Level Reset (FLR) für PFs und VFs.
- Message Signaled Interrupts (MSI) für PFs.
- MSI-X für PFs und VFs.
Komplementäre IPs (nur H-Tile)
Debug-Funktionen enthalten ein PCIe Link Inspector Tool, das die folgenden Funktionen umfasst
- Lese- und Schreibzugriff auf die Konfigurationsbereichsregister.
- LTSSM-Überwachung.
- Lese- und Schreibzugriff auf PCS- und PMA-Register.
Links zum Thema
Dokumentation
- Lesen Sie das Benutzerhandbuch zur L-Tile- und H-Tile-Transceiver-PHY >
- Lesen Sie das Benutzerhandbuch zu L- und H-Tile Avalon® Speicherzuordnung Intel® Intel® FPGA IP für PCIe
- Lesen Sie das Benutzerhandbuch zu L-Tile und H-Tile Avalon® Streaming und Single-Root I/O-Virtualisierung (SR-IOV) Intel FPGA IP für PCIe ›
- Versionshinweise für Intel® FPGA-IP
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