Zum Hauptinhalt wechseln
Banner von Intel – Zurück zur Homepage
Meine Tools

Wählen Sie Ihre Sprache aus

  • Bahasa Indonesia
  • Deutsch
  • English
  • Español
  • Français
  • Português
  • Tiếng Việt
  • ไทย
  • 한국어
  • 日本語
  • 简体中文
  • 繁體中文
Anmelden um auf beschränkten Inhalt zuzugreifen

Suche auf Intel.com nutzen

Sie können die gesamte Seite Intel.com mühelos auf verschiedene Weisen durchsuchen.

  • Markenbezeichnung: Core i9
  • Dokumentennummer: 123456
  • Code Name: Emerald Rapids
  • Spezielle Operatoren: "Ice Lake", Ice AND Lake, Ice OR Lake, Ice*

Direktlinks

Sie können auch die Quick-Links unten versuchen, um sich Ergebnis der beliebtesten Suchvorgänge anzusehen.

  • Produktinformationen
  • Support
  • Treiber und Software

Kürzlich durchgeführte Suchen

Anmelden um auf beschränkten Inhalt zuzugreifen

Erweiterte Suche

Nur darin suchen

Sign in to access restricted content.
  1. Intel®-Produkte
  2. Altera® FPGA, SoC FPGA und CPLD
  3. Altera® FPGA Intellectual Property
  4. Schnittstellenprotokolle IP Cores
  5. L/H-Tile PCIe Hard-IP

Die von Ihnen verwendete Browser-Version wird für diese Website nicht empfohlen.
Wenn Sie ein Update auf die neueste Version Ihres Browsers wünschen, klicken Sie auf einen der folgenden Links.

  • Safari
  • Chrome
  • Edge
  • Firefox

L/H-Tile PCIe* Hard-IP

Stratix® 10 FPGAs enthalten die L/H-Tile-Chiplets, die einen konfigurierbaren, gehärteten Protokollstapel für PCIe umfassen, der mit der PCIe Basisspezifikation 3.0 konform ist. Diese Avalon® Streaming Interface Hard IP unterstützt PCIe 1.0, 2.0 und 3.0 Datenraten und x1, x2, x4, x8 oder x16-Konfigurationen, einschließlich Unterstützung für SR-IOV-Funktionalität.

Lesen Sie das Benutzerhandbuch für L-Tile- und H-Tile-Transceiver-PHY ›

Lesen Sie das Benutzerhandbuch zu L- und H-Tile Avalon® Speicherzuordnung Intel® FPGA IP für PCIe ›

Lesen Sie das Benutzerhandbuch zu L-Tile und H-Tile Avalon® Streaming und Single-Root I/O-Virtualisierung (SR-IOV) für PCIe Intel® FPGA IP ›

L/H-Tile PCIe* Hard-IP

Einhaltung von Standards und Spezifikationen

  • L/H Tile PCIe Hard-IP hat PCI-SIG Compliance-Tests bestanden. Siehe PCI-SIG Integratoren-Liste.

Funktionsmerkmale

  • Vollständiger Protokollstapel einschließlich Transaktion, Datenlink und physikalische Schichten, implementiert als Hard-IP.
  • x1-, x2-, x4-, x8- und x16-Konfigurationen mit x1.0-, 2.0- oder 3.0-Lane-Raten für native Endpunkte und Root-Ports.
  • Avalon® Streaming Interface mit 256-Bit-Schnittstelle zur Anwendungsschicht außer für 3.0 x16-Varianten.
  • Avalon® Streaming Interface 512-Bit-Schnittstelle mit 250 MHz zur Anwendungsebene für 3.0 x16-Varianten.
  • Instanziierung als Standalone IP Core aus dem Intel® Quartus® Prime Pro Edition IP-Katalog oder als Teil eines Systemdesigns in Plattform Designer.
  • Generierung von dynamischen Design-Beispielen.
  • Konfiguration über Protokoll (CvP) bietet separate Bilder für die Konfiguration der Peripherie und der Core-Logik.
  • PHY-Schnittstelle für PCIe (PIPE) oder serielle Schnittstellensimulation mit IEEE-verschlüsselten Modellen.
  • Testbench Bus Functional Model (BFM) unterstützt x1-, x2-, x4- und x8-Konfigurationen.
  • Support für ein 3.0x16 BFM-Simulationsmodell mit Avery Testbench. Siehe AN-811: Verwenden des Avery BFM für PCIe 3.0 x16 Simulation auf Intel® Stratix® 10 Geräten
  • Native PHY Debug Master Endpoint (NPDME). Weitere Information finden Sie im Benutzerhandbuch zur Intel Stratix® 10 L-Tile- und H-Tile-Transceiver-PHY
  • Der autonome Hard-IP-Modus ermöglicht es dem PCIe IP Core, den Betrieb aufzunehmen, bevor das FPGA Fabric programmiert ist. Dieser Modus ist standardmäßig aktiviert. Er kann nicht deaktiviert werden.
  • Dedizierter Empfangspuffer mit 69,5 Kilobyte (KB).
  • Zyklische End-to-end-Redundanzprüfung (ECRC).
  • Base Address Register(BAR)-Prüflogik.
  • Support für Separate Reference Clock With No Spread Spectrum-Architektur (SRNS), aber nicht für Separate Reference Clock With Independent.
  • Spread Spectrum-Architektur (SRIS).

Unterstützung für Single-Root-I/O-Virtualisierung (SR-IOV) (nur H-Tile)

  • Separate Konfigurationsbereiche für bis zu vier PCIe Physical Functions (PFs) und maximal 2048 Virtual Functions (VFs).
  • Advanced Error Reporting (AER) für PFs.
  • Address (ATS) and TLP Processing und TLP Processing Hints(TPH)-Funktionen.
  • Control Shadow Interface zum Lesen der aktuellen Einstellungen für einige der VF Control Register-Felder in den PCI- und PCIe-Konfigurationsbereichen.
  • Function Level Reset (FLR) für PFs und VFs.
  • Message Signaled Interrupts (MSI) für PFs.
  • MSI-X für PFs und VFs.

Komplementäre IPs (nur H-Tile)

  • Avalon® Memory-Mapped (AVMM) Bridge und Multichannel DMA IP

Support von Treibern

  • Linux-Gerätetreiber
  • Windows-Gerätetreiber (Jungo: partnerfähige Gerätetreiber)

Debug-Funktionen enthalten ein PCIe Link Inspector Tool, das die folgenden Funktionen umfasst

  • Lese- und Schreibzugriff auf die Konfigurationsbereichsregister.
  • LTSSM-Überwachung.
  • Lese- und Schreibzugriff auf PCS- und PMA-Register.

IP-Status

Status der Bestellung

Kein Bestellcode erforderlich

Alles anzeigen Weniger anzeigen

Links zum Thema

Dokumentation

  • Lesen Sie das Benutzerhandbuch für L-Tile- und H-Tile-Transceiver-PHY
  • Lesen Sie das Benutzerhandbuch zu L-Tile und H-Tile Avalon® Speicherzuordnung Intel® FPGA IP für PCIe
  • Lesen Sie das Benutzerhandbuch zu L-Tile und H-Tile Avalon® Streaming und Single-Root I/O-Virtualisierung (SR-IOV) für PCIe Intel® FPGA IP für PCIe
  • FPGA IP Versionshinweise

Support für Komponenten und Hardware Development Kit

  • Stratix® 10 GX, SX, TX, MX, NX FPGAs Support
  • Stratix® 10 GX FPGA Development Kit

Sonstige Unterstützung

  • PCI-SIG-Website
  • Liste der PCI-SIG-Integratoren
  • PCIe IP Support-Center

Weitere Ressourcen

IP finden

Finden Sie den richtigen Altera® FPGA IP-Core für Ihre Anforderungen.

Technischer Support

Für technischen Support zu diesem IP-Core besuchen Sie bitte Support-Ressourcen oder Intel® Premium-Support. Außerdem können Sie in dieser Funktion im Wissenscenter und in den Communities nach verwandten Themen suchen.

IP-Evaluierung und -Kauf

Bewertungsmodus und Informationen für den Kauf von Altera® FPGA IP-Cores.

IP Base Suite

Kostenlose Lizenzen für Altera® FPGA IP-Cores mit einer aktiven Lizenz für Quartus® Prime Standard oder Pro Edition Software.

Designbeispiele

Designbeispiele und Referenzdesigns für Altera® FPGA-Geräte herunterladen.

Vertrieb kontaktieren

Kontaktieren Sie den Vertrieb, wenn Sie Anforderungen an die Entwicklung und Beschleunigung von Altera® FPGA-Produkten haben.

Mehr anzeigen Weniger anzeigen
Produkte vergleichen
  • Über Intel
  • Unser Engagement
  • Investor Relations
  • Kontakt
  • Newsroom
  • Stellenangebote
  • Impressum
  • © Intel Corporation
  • Nutzungsbedingungen
  • *Marken
  • Supply-Chain-Transparenz
  • Cookies
  • Datenschutz
  • Sitemap
  • Geben Sie meine personenbezogenen Daten nicht weiter California Consumer Privacy Act (CCPA) Opt-Out Icon

Für die Funktion bestimmter Technik von Intel kann entsprechend konfigurierte Hardware, Software oder die Aktivierung von Diensten erforderlich sein. // Kein Produkt und keine Komponente kann absolute Sicherheit bieten. // Ihre Kosten und Ergebnisse können variieren. // Die Leistung variiert je nach Verwendung, Konfiguration und anderen Faktoren. Weitere Informationen finden Sie unter intel.com/performanceindex // Siehe unsere vollständigen rechtlichen Hinweise und Haftungsausschlussklauseln. // Intel verpflichtet sich zur Achtung der Menschenrechte und zur Vermeidung der Mittäterschaft an Menschenrechtsverletzungen. Weitere Informationen finden Sie in Intels globalen Menschenrechtsprinzipien. Die Produkte und Software von Intel sind ausschließlich für die Nutzung in Anwendungen vorgesehen, die keine Verletzung international anerkannter Menschenrechte verursachen oder zu einer Verletzung derselben beitragen.

Intel Fußzeilenlogo