GTS PCIe Hard IP
Agilex™ 5 FPGAs- und SoC-FPGAs sind monolithische Designs mit integrierten Hochgeschwindigkeits-Transceivern (GTS) und gehärteter PCIe-Controller-IP, die bis zu PCIe 4.0 x8-Konfigurationen für Root Port (RP), Endpunkt (EP) und Transaction Layer (TL) Bypass-Modi unterstützen.
GTS PCIe Hard IP für PCI Express* vereinfacht die Designintegration für eine breite Palette von Anwendungen erheblich
- Gehärtete IP-Blöcke reduzieren die Logikressourcen, was eine höhere Integration der Benutzerlogik ermöglicht
- Verstärkte IP-Blöcke (vollständiger Protokollstack)
- Transaction Layer/Data Link Layer/PHY Layer (MAC) und PHY (PCS und PMA)
- SR-IOV (4 PFs, 256 VFs) ermöglicht mehrere Anwendungen auf einem einzigen Server – reduziert die Gesamtbetriebskosten (TCO)
- Schnellerer Timing-Abschluss reduziert die Markteinführungszyklen
- Einfach zu verwendendes Design Tool Kit (DTK) für Diagnose- und Debug-Tests von PCIe-Designs
Intellectual Property |
In Quartus® Prime Design Software enthalten |
Bestellcodes |
|---|---|---|
GTS AXI Streaming Intel FPGA IP für PCI Express |
Ja |
Kein Bestellcode erforderlich |
- Vollständiger Protokollstapel einschließlich Transaktion, Datenlink und physikalische Schichten, implementiert als Hard IP.
- Bis zu 4.0 x8-Unterstützung: (Umgehungsmodi für Root Port (RP), Endpunkt (EP) und Transaktionsschicht (TL))
- PCIe* 3.0/4.0 (x8/x4/x2/x1) Konfigurationen mit 1.0/2.0-Konfigurationen werden über Link-Down-Trainingsunterstützung unterstützt
- Separater Referenztakt mit unabhängigem Spread-Spectrum-Clocking (SRIS)
- Separater Referenztakt ohne Spread-Spectrum-Clocking (SRNS)
- Unabhängiges PERST#
- Single Virtual Channel (VC)
- Capability Registers
- 512-Byte Maximum Payload Size (MPS)
- 4096-Byte (4 KB) Maximum Read Request Size (MRRS)
- 32/64-Bit-BAR-Unterstützung (Prefetchable/Non-Prefetchable)
- Expansion ROM BAR Unterstützung
- Anzahl der Tags für x8-Controller: 32/64/128/256
- MSI-X Table (maximal 4096 über die Tabelle)
- Atoma Operationen (Fetch/Add/Swap/CAS)
- Der TL-Bypass-Modus ermöglicht die optionale IP-Integration von PCIe-Switches von Drittanbietern
- Precision Time Measurement (PTM)
- SR-IOV Unterstützung (4 PFs, 256 VFs)
- Function Level Reset (FLR)
- VirtIO-Unterstützung für softwarebasierte Virtualisierung
- SpyGlass CDC-Analysetool
- AXI4-Stream für Anwendungsdatenpfad
- AXI4-Stream Source/Sink
- AXI-Lite für Steuerungs- und Statusregister-Responder-Schnittstelle
- Hardwarebeschleunigung
- Künstliche Intelligenz (KI)/maschinelles Lernen (ML)
- Networking
- Virtualisierung
- Compute und Storage
- Embedded
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Mainboards und Kits
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