F-Tile PCIe Hard IP
Die Intel® F-Tile-Hard-IP-Implementierung unterstützt PCIe* 4.0 in den Endpunkt-, Root-Port- und TLP-Bypass-Modi. Es unterstützt ebenso Avalon®-Streaming-Schnittstellen. Die F-Tile-Implementierung dient als „Companion“-Tile für Intel® Agilex™ Geräte.
F-Tile ist der Nachfolger von P-Tile und unterstützt nativ PCIe-3.0- und 4.0-Konfigurationen.
F-Tile Avalon® Streaming Intel® FPGA IP Anleitung für PCIe lesen ›
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F-Tile PCIe Hard IP
Einhaltung von Standards und Spezifikationen
- PCIe Basisspezifikation Revision 4.0
- Single-Root-I/O-Virtualisierungs- und Freigabespezifikation, Rev. 1.1
- Adressübersetzungsdienste, Revision 1.1
- PHY Interface für PCIe Architekturen, Version 4.0
- Virtuelles E/A-Gerät (VIRTIO) Version 1.0
Funktionsmerkmale
- Enthält einen vollständigen Protokollstapel, einschließlich der Transaktions-, Datenverbindungs- und physikalischen Ebenen, die als Hard-IP implementiert sind.
- Native Unterstützung von PCIe* 4.0/3.0 Konfigurationen mit Support für 1.0/2.0 Konfigurationen über Link-Down-Training.
- Unterstützt Root Port (RP) und Endpoint (EP) Modi.
- Support für TL-Bypass-Modus zur Aktivierung von UP-Port oder Down-Port-Funktionalität für die Arbeit mit Fabric-basiertem PCI Switch IP.
- Unterstützt verschiedene Multilink-EP-, RP-Modi in x8-, x4-Konfigurationen mit geringerer Breite.
- Unterstützt bis zu 512 Byte maximale Nutzlastgröße (MPS).
- Support von bis zu 4096 Byte (4 KB) maximale Leseanforderungsgröße (MRRS).
- Support für Single Virtual Channel (VC).
- Unterstützt Abschluss-Timeout-Bereiche durch Abschluss-Timeout-Schnittstelle.
- Atomare Operationen (FetchAdd/Swap/CAS).
- Support für verschiedener Taktungsmodi: Common Reflect, Independent Refclks mit & ohne Spread Spectrum (SRIS, SRNS)
- PCIe* erweiterte Fehlerberichterstattung.
- ECRC-Erzeugung und -Prüfung.
- Datenbus-Paritätsschutz.
- Support der D0- und D3-PCIe-Energiezustände.
- Spurbegrenzung beim Empfänger.
- Anwesenheitserkennung für Retimer.
- Unterstützt den autonomen Hard IP-Modus, der es dem PCIe Hard IP ermöglicht, mit dem Host zu kommunizieren, bevor FPGA-Konfiguration und Eingabe in den Benutzermodus abgeschlossen sind.
- FPGA-Kern-Konfiguration über PCIe-Link (CVP Init und CVP Update)
Multifunktions- und Virtualisierungsfunktionen
- SR-IOV-Support (8 PFs, 2K VFs pro Endpunkt)
- VirtIO-Support über die Konfiguration Intercept-Schnittstelle
- Skalierbare I/O- und virtuell genutzte Speicher-Unterstützung (SVM) (Zukunft).
- Zugangskontroll-Service (ACS)
- Alternative Routing-ID-Interpretation (ARI)
- Funktionslevel zurücksetzen (FLR)
- Support für TLP-Verarbeitungshinweis (TPH)
- Support für Adressübersetzungsdienste (ATS)
- Adressraum-ID verarbeiten (PasID)
Funktionen der Benutzeroberfläche
- Avalon® Streaming-Schnittstelle (Avalon-ST)
- Benutzer-Paketschnittstelle mit getrenntem Header-, Daten- und Präfix-Bereich
- Doppelt segmentierte Benutzerpaket-Schnittstelle mit der Möglichkeit, bis zu zwei TLPs in jedem bestimmten Zyklus zu verarbeiten (nur x16 Kern)
- Erweiterte Tag-Unterstützung.
- 10-Bit-Tag-Support (maximal 768 ausstehende Tags (x16) / 512 ausstehende Tags (x8/x4) zu einem beliebigen Zeitpunkt, für alle Funktionen kombiniert.
Komplementäre IPs
IP Debug-Funktionen
- Debug-Toolkit mit den folgenden Funktionen:
- Protokoll und Informationen zum Verbindungsstatus.
- Grundlegende und erweiterte Debugging-Funktionen, einschließlich PMA-Registerzugriff und Eye-Viewing-Funktion.
Support von Treibern
- Linux-Gerätetreiber.
IP-Qualitätsmetrik
Grundlagen |
|
|---|---|
Jahr der ersten IP-Bereitstellung |
2021 |
Status |
In Benutzung |
Leistungen |
|
Die Leistungen für den Kunden umfassen Folgendes: Design-Datei (verschlüsselter Quellcode oder synthetisierte Netzliste) Timing- und/oder Layout-Beschränkungen Benutzerhandbuch |
Y Y Y |
Zusätzliche Leistungen für den Kunden in Verbindung mit der IP-Bereitstellung |
Testbench- und Designbeispiele |
Parametrisierungs-GUI für die IP-Konfiguration durch den Endbenutzer |
Y |
IP Core ist für den Support des Intel® FPGA IP Evaluierungsmodus aktiviert |
Y |
Beschreibungssprache |
Verilog |
Testbench-Sprache |
Verilog |
Bereitgestellte Softwaretreiber |
Y |
Support des Treiber-BS |
Linux |
Implementierung |
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Benutzeroberfläche |
Avalon Streaming-Schnittstelle |
IP-XACT-Metadaten |
N |
Verifizierung |
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Unterstützte Simulatoren |
VCS |
Validierte Hardware |
Intel Agilex I-Serie |
Tests auf Einhaltung der Branchenstandards durchgeführt |
N |
Wenn ja, welche Tests? |
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Wenn ja, bei welchen Intel FPGA-Bauelementen? |
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Wenn ja, Datum der Prüfung |
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Wenn nein, ist sie geplant? |
Y |
Kompatibilität |
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IP wurde Interoperabilitätstests unterzogen |
N |
Wenn ja, mit welchen Intel FPGA-Bauelementen? |
|
Interoperabilitätsberichte verfügbar |
N |
Links zum Thema
Dokumentation
Weitere Ressourcen
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Technischer Support
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