F-Tile PCIe Hard IP

Das Intel® F-Tile Hard IP Bauelement unterstützt PCIe*-Konfigurationen bis zu 4.0 x16 in Endpoint (EP), Root Port (RP) und Transaction Layer (TL) Bypass-Modi. F-Tile dient als Companion-Tile für Agilex™ 7-Geräte.

F-Tile ist der Nachfolger von P-Tile und unterstützt nativ PCIe-3.0- und 4.0-Konfigurationen.

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F-Tile PCIe Hard IP

Einhaltung von Standards und Spezifikationen

  • PCIe Basisspezifikation Revision 4.0
  • Single-Root-I/O-Virtualisierungs- und Freigabespezifikation, Rev. 1.1
  • Adressübersetzungsdienste, Revision 1.1
  • PHY Interface für PCIe Architekturen, Version 4.0
  • Virtuelles E/A-Komponente (VIRTIO) Version 1.0

Funktionsmerkmale

  • Enthält einen vollständigen Protokollstapel, einschließlich der Transaktions-, Datenverbindungs- und physikalischen Ebenen, die als Hard-IP implementiert sind.
  • PIPE-Modus-Unterstützung
  • Unterstützt PCIe* 4.0/3.0-Konfigurationen nativ mit Unterstützung für 2.0/1.0-Konfigurationen über Link-Down-Training
  • Unterstützt Root-Port- und Endpoint-Modi
  • Unterstützung für TL-Bypass-Modus zur Aktivierung von Up-Port oder Down-Port-Funktionalität für die Arbeit mit Fabric-basierter PCIe-Switch-IP
  • Verschiedene Multilink EP, RP-Modi in geringerer Breite x4, x8-Konfigurationen verfügbar
  • Bis zu 512-Byte Maximum Payload Size (MPS)
  • Bis zu 4096-Byte (4 KB) Maximum Read Request Size (MRRS)
  • Single Virtual Channel (VC) Unterstützung
  • Unterstützt Abschluss-Timeout-Bereiche durch Abschluss-Timeout-Schnittstelle
  • Atomare Operationen (FetchAdd/Swap/CAS)
  • Unterstützung für verschiedene Taktungsmodi: Common Reference Clock (refclk), Independent Reference Clock (refclk) mit und ohne Spread Spectrum (SRIS, SRNS)
  • Erweiterte Fehlerberichte
  • Precision Time Management (PTM)
  • ECRC-Erzeugung und -Prüfung
  • Unterstützt D0- und D3-PCIe-Energiezustände.
  • Lane-Begrenzung am Empfänger
  • Anwesenheitserkennung für Retimer
  • Unterstützt den autonomen Hard IP-Modus, der es dem PCIe Hard IP ermöglicht, mit dem Host zu kommunizieren, bevor FPGA-Konfiguration und Eingabe in den Benutzermodus abgeschlossen sind.
  • FPGA-Kernkonfiguration über PCIe-Link (CVP Init and CVP Update) und Partial Reconfiguration (PR) über PCIe-Link

Multifunktions- und Virtualisierungsfunktionen

  • SR-IOV-Support (8 PFs, 2K VFs pro Endpunkt)
  • VirtIO-Support über die Konfiguration Intercept-Schnittstelle
  • Skalierbare I/O- und Shared virtueller Speicher (SVM)-Support
  • Zugangskontroll-Service (ACS)
  • Alternative Routing-ID-Interpretation (ARI)
  • Function Level Reset (FLR)
  • Support für TLP Verarbeitungshinweis (TPH)
  • Adressübersetzungsdienste (ATS)
  • Adressraum-ID verarbeiten (PasID)

Funktionen der Benutzeroberfläche

  • Avalon® Streaming-Schnittstelle (Avalon-ST)
  • Benutzer-Paketschnittstelle mit getrenntem Header-, Daten- und Präfix-Bereich
  • Doppelt segmentierte Benutzer-Paketschnittstelle mit der Möglichkeit, bis zu zwei TLPs in jedem beliebigen Zyklus zu verarbeiten (nur x16 Kern)
  • Erweiterter Tag-Support
  • 10-Bit-Tag-Support (maximal 768 ausstehende Tags (x16) / 512 ausstehende Tags (x4/x8) zu jedem beliebigen Zeitpunkt, für alle Funktionen kombiniert)

Komplementäre IPs

IP Debug-Funktionen

  • Debug-Toolkit-Funktionen:
  • Protokoll und Informationen zum Verbindungsstatus
  • Grundlegende und erweiterte Debugging-Funktionen, einschließlich PMA-Registerzugriff und Eye-Viewing-Funktion.

Support von Treibern

  • Ubuntu-Gerätetreiber

IP-Status

Status der Bestellung

Kein Bestellcode erforderlich
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