Intel® Arria® 10 und Intel® Cyclone® 10 PCIe Hard IP

Intel® Arria® 10 und Intel® Cyclone® 10 GX FPGAs enthalten einen konfigurierbaren, gehärteten Protokollstack für PCI Express*, der mit der PCI Express Base Specification 3.0 bzw. PCI Express Base Specification 2.0 konform ist. Die Hard IP bietet die Avalon® Streaming (Avalon-ST) Schnittstelle und kann entweder für den Rootport (RP) oder den Endpoint (EP) Modus konfiguriert werden.

Ergänzende Soft-IPs stehen für die Unterstützung der Single Root I/O-Virtualisierung (SR-IOV) und die Überbrückung zu einer Avalon Memory Mapped-Schnittstelle (Avalon-MM) mit DMA-Funktionalität zur Verfügung.

Intel® Arria® 10 und Intel® Cyclone® 10 GX Avalon-ST Schnittstelle für PCIe Broschüre ›

Intel® Arria® 10 und Intel® Cyclone® 10 GX Avalon-ST Hard IP für PCIe Design Beispiel Broschüre ›

Intel® Arria® 10 und Intel® Cyclone® 10 PCIe Hard IP

Einhaltung von Standards und Spezifikationen

Intel Arria 10 PCIe Hard IP hat PCI-SIG Compliance Tests erfolgreich bestanden. Die Ergebnisse werden in der PCI-SIG Integrators List veröffentlicht.

Funktionsmerkmale

  • Vollständiger Protokollstapel einschließlich Transaktion, Datenlink und physikalische Schichten, implementiert als Hard-IP.
  • Unterstützung für ×1-, ×2-, ×4- und ×8-Konfigurationen mit Gen1-, Gen2- oder Gen3-Lane-Raten für Native Endpoints in Intel® Arria® 10-Geräten.
  • Unterstützung für ×1-, ×2- und ×4-Konfigurationen mit Gen1- oder Gen2-Lane-Raten für Native Endpoints in Intel® Cyclone® 10 GX-Geräten.
  • Dedizierte 16 KB Empfangspuffer.
  • Optionale Unterstützung für Configuration via Protocol (CvP) unter Verwendung des PCIe-Links, so dass die E/A- und Core-Bitströme separat gespeichert werden können.
  • Beispielentwürfe zur Demonstration von Parametrisierung, Entwurfsmodulen und Konnektivität.
  • Erweiterte Einstellungen für die Kreditzuweisung, um den RX-Pufferspeicherplatz je nach Anwendungstyp besser zu optimieren.
  • Unterstützung für mehrere Pakete pro Zyklus mit der 256 Bit Avalon ST-Schnittstelle.
  • Wahlweise Erzeugung und Überprüfung von zyklischen End-to-End-Redundanzcodes (ECRC) und erweiterte Fehlerberichte (AER) für Anwendungen mit hoher Zuverlässigkeit.
  • Unterstützung für die Architektur Separate Reference Clock No Spread Spectrum (SRNS).

Komplementäre IPs

Support von Treibern

IP-Qualitätsmetrik

Grundlagen

Jahr der ersten IP-Bereitstellung

2016

Status

In Benutzung

Leistungen

Die Leistungen für den Kunden umfassen Folgendes:

Design-Datei (verschlüsselter Quellcode oder synthetisierte Netzliste)

Timing- und/oder Layout-Beschränkungen

Dokumentation mit Revisionskontrolle

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Y

Zusätzliche Leistungen für den Kunden in Verbindung mit der IP-Bereitstellung

Testbench- und Designbeispiele

Parametrisierungs-GUI für die IP-Konfiguration durch den Endbenutzer

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IP-Core ist für die Unterstützung des Intel® FPGA-IP-Evaluierungsmodus ausgelegt

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Beschreibungssprache

Verilog

Testbench-Sprache

Verilog

Bereitgestellte Softwaretreiber

Y

Support des Treiber-BS

Linux

Implementierung

Benutzeroberfläche

Avalon-Streaming, Avalon-Speicherzuordnung

IP-XACT-Metadaten

N

Verifizierung

Unterstützte Simulatoren

NCSim, Ccelium, ModelSim, VCS

Validierte Hardware

Intel® Arria® 10

Tests auf Einhaltung der Branchenstandards durchgeführt

Y

Wenn ja, welche Tests?

PCI-SIG

Wenn ja, bei welchen Intel FPGA-Bauelementen?

Intel® Arria® 10

Wenn ja, Datum der Prüfung

Dez 2016 / Aug 2017

Wenn nein, ist sie geplant?

—

Kompatibilität

IP wurde Interoperabilitätstests unterzogen

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