PCIe* Multi-Channel DMA IP und AVMM Bridge IP
Mit dem Multi Channel DMA für PCIe IP können Daten effizient zwischen Host und Gerät übertragen werden. Der Multi Channel DMA für PCIe IP unterstützt mehrere DMA-Kanäle zwischen dem Host und dem Gerät über den zugrunde liegenden PCIe*-Link.
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PCIe* Multi-Channel DMA IP und AVMM Bridge IP
Ein DMA-Kanal besteht aus einem Host-zu-Gerät-(H2D)- und einem Gerät-zu-Host-(D2H)-Warteschlangenpaar. Wie in der Abbildung gezeigt kann das Multi-Channel DMA für PCIe IP in der Hardware-Infrastruktur eines Servers verwendet werden, um die Kommunikation zwischen verschiedenen auf virtuellen Maschinen (VM) basierten Clients und ihren FPGA-basierten Gegenstücken zu ermöglichen. Der Multi-Channel-DMA für PCIe arbeitet mit deskriptorbasierten Warteschlangen, die von Treibersoftware eingerichtet werden, um Daten zwischen lokalem FPGA und Host zu übertragen. Multi-Channel DMA für PCIe IP Steuerungslogik liest die Deskriptoren der Warteschlange und führt sie aus. Für D2H- und H2D-Operationen werden für jeden Kanal separate Warteschlangen verwendet. Das Multi-Channel DMA für PCIe IP integriert Intel® PCIe Hard IP und Schnittstellen mit dem Host Root Complex über den PCIe-Link. Auf der Seite der Benutzerlogik ermöglichen Avalon®-Speicher-Mapping- und Avalon-Streaming-Schnittstellen des IP eine einfache Integration des MCDMA-IP mit anderen Plattform Designer-Komponenten.
Der Multi-Channel DMA IP enthält auch eine AVMM (Avalon® Memory Mapped) Brückenfunktion für Endpunkt- und Rootport-Konfigurationen, wie in der Abbildung dargestellt. Benutzer können die Brückenfunktionen auf eigenständige Weise nutzen oder in Verbindung mit dem MCDMA-Modul.
Funktionsmerkmale
- Option zur Auswahl von Avalon® Speicherzuordnungsschnittstelle oder Avalon® Streaming Interface Benutzerlogik-Schnittstelle.
- Unterstützt bis zu 2048 Kanäle mit SR-IOV-Unterstützung (8 PFs / 2K VFs)
- Integrierte Architektur, um Head-of-Line-Blockierung auf jedem Kanal zu verhindern.
- Abschlussbenachrichtigung pro Deskriptor mit Writeback oder MSI.
- Support für Max. Payload von 512 Bytes.
- Support für Umordnung nach Fertigstellung.
IP-Qualitätsmetrik
Grundlagen |
|
|---|---|
Jahr der ersten IP-Bereitstellung |
2020 |
Status |
In Benutzung |
Leistungen |
|
Die Leistungen für den Kunden umfassen Folgendes: Design-Datei (verschlüsselter Quellcode oder synthetisierte Netzliste) Timing- und/oder Layout-Beschränkungen Dokumentation mit Revisionskontrolle |
Ja für alle |
Zusätzliche Leistungen für den Kunden in Verbindung mit der IP-Bereitstellung |
Testbench und Beispieldesigns |
Parametrisierungs-GUI für die IP-Konfiguration durch den Endbenutzer |
Y |
IP-Core ist für die Unterstützung des Intel® FPGA-IP-Evaluierungsmodus ausgelegt |
Y |
Beschreibungssprache |
Verilog |
Testbench-Sprache |
Verilog |
Bereitgestellte Softwaretreiber |
Y |
Support des Treiber-BS |
Linux*- |
Implementierung |
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Benutzeroberfläche |
Avalon-Streaming-Schnittstelle, Avalon-Speicherzuordnung |
IP-XACT-Metadaten |
Y |
Verifizierung |
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Unterstützte Simulatoren |
VCS |
Validierte Hardware |
Intel Stratix 10 Entwicklungskit, Intel Agilex P-tile Entwicklungskit |
Tests auf Einhaltung der Branchenstandards durchgeführt |
— |
Wenn ja, welche Tests? |
— |
Wenn ja, bei welchen Intel FPGA-Bauelementen? |
— |
Wenn ja, Datum der Prüfung |
— |
Wenn nein, ist sie geplant? |
— |
Kompatibilität |
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IP wurde Interoperabilitätstests unterzogen |
— |
Wenn ja, mit welchen Intel FPGA-Bauelementen? |
— |
Interoperabilitätsberichte verfügbar |
— |
Links zum Thema
Dokumentation
Support für Geräte und Hardware Development Kit
Weitere Ressourcen
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Technischer Support
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IP-Evaluierung und -Kauf
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Design von Intel® FPGA IP
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