MIPI D-PHY IP
Mobile Industry Processor Interface (MIPI) D-PHY wird ausschließlich auf Agilex™ 5 FPGAs unterstützt, die das Senden und Empfangen von Daten über PHY-Protocol Interface (PPI) zur Verbindung mit Camera Serial Interface (CSI) und Display Serial Interface (DSI)-Anwendungen ermöglichen.
Intellectual Property |
Beim Kauf von Quartus® Prime Design Software enthalten | Bestellcodes |
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MIPI D-PHY IP MIPI CSI-2 IP |
Ja | Kein Code erforderlich |
MIPI D-PHY
Die MIPI D-PHY Funktion unterstützt die High-Speed- (HS) und Low-Power-(LP)-Modi und ermöglicht eine direkte Schnittstelle mit der D-PHY-Compliance-Komponente ohne externe Komponenten.
Unterstützt stromsparende und schnelle Signalisierung bis zu 3,5 Gbit/s* pro Lane.
Unterstützt die AXI-Lite-Schnittstelle für nahtlose Videoübertragung und -empfang.
Ermöglicht unidirektionale Multi-Lane-Konfigurationen 1, 2, 4 oder 8 Lanes.
MIPI CSI-2
- Latency Reduction und Transport Efficiency (LRTE) für Bildsensor-Aggregation ohne zusätzliche Kosten für das Gesamtsystem.
- DPCM-Komprimierung (Differential Pulse Code Modulation – DPCM) für nahtlose Komprimierung von HD-Bildern für unternehmenskritische Anwendungen.
- Reduzierung der Anzahl der Drähte in einem System wie IoT durch Verwendung des Unified Serial Link (USL).
- Scrambling reduziert die PSD-Emissionen (Power Spectral Density) für längere Kanäle.
*Nur bei Bauelementen der Agilex™ 5 FPGA E-Reihe Gruppe A und D-Reihe.
- 4K- und 8K-Bild- und Videostreaming.
- Automotive – ADAS, Fahrzeug-Infotainment, Elektrifizierung und Netzwerktechnik.
- Sensor-Imaging und Konnektivität auf UAV- und Robotik-Plattformen.
- Virtual Reality-Headsets, kamerafähige Roboter und Drohnen.
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