Low Latency Ethernet 10G MAC FPGA IP

Der alte 10G Ethernet MAC FPGA IP Core wird weiterhin mit vollem Funktionsumfang für Anwendungen angeboten, die auf Stratix® V FPGAs und frühere FPGA-Familien abzielen.

Die 10GE MAC und PHY Funktion mit verschiedenen optionalen Features ist bei Stratix® 10 Geräten mit E-Tiles auch als Hard IP verfügbar. Weitere Details finden Sie unter Stratix® 10 FPGA E-Tile Hard IP for Ethernet IP Core.

Funktionsmerkmale

Dieser FPGA IP Core ist nach dem IEEE 802.3–2008 Ethernet-Standard konzipiert, der auf der IEEE-Website (www.ieee.org) verfügbar ist. Alle Low Latency 10GbE MAC FPGA IP Core Varianten umfassen im Vollduplex-Modus nur MAC. Die Core Varianten bieten die folgenden Funktionen:

MAC-Funktionen:

• Fullduplex in acht Betriebsmodi 10G, 1G/10G, 1G/2.5G, 1G/2.5G/10G, 10M/100M/1G/2.5G/10G (USXGMII), 10M/100M/1G/10G, 10M/100M/1G/2.5G und 10M/100M/1G/2.5G/10G.
  
• Drei Varianten für ausgewählte Betriebsmodi: MAC TX Block, MAC RX Block und MAC TX und RX Blocks. Ein 10GBASE-R Registermodus bei TX- und RX-Datenwegen ermöglicht eine niedrigere Latenz.
  
• Programmierbarer promiskuitiver (transparenter) Modus.
  
• Unidirektionale Funktion gemäß IEEE 802.3 (Abschnitt 66). Priority-based Flow Control (PFC) mit programmierbaren Pausenquanten zur Unterstützung von zwei bis acht Prioritätswarteschlangen.
  

• Client-Seite: 32-Bit- Avalon®Streaming-Schnittstelle (Avalon-ST).
• Management: 32-Bit Avalon-MM Schnittstelle.
• PHY-Seite: 32-Bit XGMII für 10GbE, 16-Bit GMII für 2.5GbE, 8-Bit GMII for 1GbE oder 4-Bit MII für 10M/100M.

Funktionen zur Steuerung der Frame-Struktur:

• Virtual Local Area Network (VLAN) und Decodierung von gestapelten VLAN-getaggten Frames (Typ 'h8100).
• Cyclic Redundancy Code (CRC)-32 Computation und Insertion in den TX Datenweg. Optionale CRC Prüfung und Weiterleitung im RX Datenweg.
• Deficit Idle Counter (DIC) für optimierte Leistung mit durchschnittlicher Inter-Packet Gap (IPG) für LAN-Anwendungen. Unterstützt programmierbaren IP.
• Ethernet-Flusssteuerung mit Pause-Frames.
• Programmierbare maximale Länge von Daten-Frames für Übertragung (TX) und Empfang (RX) bis zu 64 Kilobyte (KB).
• Preamble Pass-through Modus bei TX und RX Datenwegen, was eine benutzerdefinierte Preamble im Client-Frame ermöglicht.
• Optionale Padding Insertion im TX Datenweg und Terminierung im RX Datenweg.

Frame-Überwachung und -Statistiken:

• Optionale CRC Prüfung und Weiterleitung im RX Datenweg.
• Optionale statistische Erhebung zu TX und RX Datenwegen.

Optionale Zeitstempel gemäß IEEE 1588v2 bei den folgenden Konfigurationen:

• 10GbE MAC mit 10GBASE-R PHY IP Core.
• 1G/10GbE MAC mit 1G/10GbE PHY IP Core.
• 1G/2.5GbE MAC mit 1G/2.5G Multirate Ethernet PHY IP Core.
• 1G/2.5G/10GbE MAC mit 1G/2.5G/10G (MGBASE-T) Multirate Ethernet PHY IP Core.
• 10M/100M/1G/10GbE MAC mit 10M-10GbE PHY IP Core.
• 10M/100M/1G/2.5G/5G/10G (USXGMII) MAC mit 1G/2.5G/5G/10G Multirate Ethernet PHY FPGA IP Core.