Niedrige Latenz Ethernet 10G MAC Intel® FPGA IP
Der Low Latency Ethernet 10G MAC Intel® FPGA IP Core (Soft IP) sorgt für niedrige Round-Trip-Latenz und eine effiziente Ressourcennutzung. Der Intellectual Property (IP) Core bietet Programmierbarkeit bei verschiedenen aufgeführten Funktionen. Dieser IP kann in Verbindung mit dem neuen Multi-Rate PHY Intel® FPGA IP Core verwendet werden, um den Bereich von 10M/100M/1G- bis 10G-Datenraten zu unterstützen.
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10-Gbps Ethernet MAC MegaCore Funktion Benutzerhandbuch lesen ›
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Low Latency Ethernet 10G MAC Intel® Cyclone® 10 GX FPGA IP Designbeispiel Benutzerhandbuch lesen ›
Niedrige Latenz Ethernet 10G MAC Intel® FPGA IP
Der alte 10G Ethernet MAC Intel® FPGA IP Core wird weiterhin mit vollem Funktionssatz für Anwendungen angeboten, die auf Stratix® V FPGAs und frühere FPGA Familien abzielen.
Die 10GE MAC und PHY Funktion mit verschiedenen optionalen Leistungsmerkmalen ist bei Intel® Stratix® 10 Geräten mit E-Tiles auch als Hard IP verfügbar. Weitere Details finden Sie unter Intel® Stratix® 10 FPGA E-Tile Hard IP for Ethernet IP Core.
Funktionsmerkmale
Dieser Intel® FPGA IP Core ist nach dem IEEE 802.3–2008 Ethernet-Standard konzipiert, der auf der IEEE-Website (www.ieee.org) verfügbar ist. Alle Low Latency 10GbE MAC Intel® FPGA IP Core Varianten umfassen im Vollduplex-Modus nur MAC. Die Core Varianten bieten die folgenden Funktionen:
MAC-Funktionen:
- Fullduplex in acht Betriebsmodi 10G, 1G/10G, 1G/2.5G, 1G/2.5G/10G, 10M/100M/1G/2.5G/10G (USXGMII), 10M/100M/1G/10G, 10M/100M/1G/2.5G und 10M/100M/1G/2.5G/10G.
- Drei Varianten für ausgewählte Betriebsmodi: MAC TX Block, MAC RX Block und MAC TX und RX Blocks. Ein 10GBASE-R Registermodus bei TX- und RX-Datenwegen ermöglicht eine niedrigere Latenz.
- Programmierbarer promiskuitiver (transparenter) Modus.
- Unidirektionale Funktion gemäß IEEE 802.3 (Abschnitt 66). Priority-based Flow Control (PFC) mit programmierbaren Pausenquanten zur Unterstützung von zwei bis acht Prioritätswarteschlangen.
- Client-Seite: 32-Bit Avalon® Streaming-Schnittstelle (Avalon-ST)
- Management: 32-Bit Avalon-MM Schnittstelle.
- PHY-Seite: 32-Bit XGMII für 10GbE, 16-Bit GMII für 2.5GbE, 8-Bit GMII for 1GbE oder 4-Bit MII für 10M/100M.
Funktionen zur Steuerung der Frame-Struktur:
- Virtual Local Area Network (VLAN) und Decodierung von gestapelten VLAN-getaggten Frames (Typ 'h8100).
- Cyclic Redundancy Code (CRC)-32 Computation und Insertion in den TX Datenweg. Optionale CRC Prüfung und Weiterleitung im RX Datenweg.
- Deficit Idle Counter (DIC) für optimierte Leistung mit durchschnittlicher Inter-Packet Gap (IPG) für LAN-Anwendungen. Unterstützt programmierbaren IP.
- Ethernet-Flusssteuerung mit Pause-Frames.
- Programmierbare maximale Länge von Daten-Frames für Übertragung (TX) und Empfang (RX) bis zu 64 Kilobyte (KB).
- Preamble Pass-through Modus bei TX und RX Datenwegen, was eine benutzerdefinierte Preamble im Client-Frame ermöglicht.
- Optionale Padding Insertion im TX Datenweg und Terminierung im RX Datenweg.
Frame-Überwachung und -Statistiken:
- Optionale CRC Prüfung und Weiterleitung im RX Datenweg.
- Optionale statistische Erhebung zu TX und RX Datenwegen.
Optionale Zeitstempel gemäß IEEE 1588v2 bei den folgenden Konfigurationen:
- 10GbE MAC mit 10GBASE-R PHY IP Core.
- 1G/10GbE MAC mit 1G/10GbE PHY IP Core.
- 1G/2.5GbE MAC mit 1G/2.5G Multirate Ethernet PHY IP Core.
- 1G/2.5G/10GbE MAC mit 1G/2.5G/10G (MGBASE-T) Multirate Ethernet PHY IP Core.
- 10M/100M/1G/10GbE MAC mit 10M-10GbE PHY IP Core.
- 10M/100M/1G/2.5G/5G/10G (USXGMII) MAC mit 1G/2.5G/5G/10G Multirate Ethernet PHY Intel® FPGA IP Core.
IP-Status
Status |
In Benutzung |
Bestellcodes |
|
Ethernet 10G MAC Intel® FPGA IP mit geringer Latenz (ohne IEEE 1588v2-Funktion) |
IP-10GEUMAC |
Ethernet 10G MAC Intel® FPGA IP mit geringer Latenz (mit der IEEE 1588v2-Funktion) |
IP-10GEUMACF |
10-Gbit/s Ethernet MAC MegaCore Funktion |
IP-10GETHMAC |
IP-Qualitätsmetrik
Grundlagen |
|
Geringe Latenz |
---|---|---|
Jahr der ersten IP-Bereitstellung |
2012 |
2013 |
Neueste Version der Intel Quartus Prime-Design-Software unterstützt |
16,1 |
18.1 |
Status |
In Benutzung |
In Benutzung |
Leistungen |
|
Geringe Latenz |
Die Leistungen für den Kunden umfassen Folgendes: Design-Datei (verschlüsselter Quellcode oder synthetisierte Netzliste) Simulationsmodell für ModelSim*- Intel FPGA Edition Timing- und/oder Layout-Beschränkungen Dokumentation mit Revisionskontrolle Readme.txt-Datei |
Y |
Y |
Zusätzliche Leistungen für den Kunden in Verbindung mit der IP-Bereitstellung |
|
|
Parametrisierungs-GUI für die IP-Konfiguration durch den Endbenutzer |
Y |
Y |
IP-Core ist für die Unterstützung des Intel® FPGA-IP-Evaluierungsmodus ausgelegt |
Y |
Y |
Beschreibungssprache |
Verilog |
Verilog |
Testbench-Sprache |
|
|
Bereitgestellte Softwaretreiber |
N |
N |
Support des Treiber-BS |
|
|
Implementierung |
Geringe Latenz |
|
Benutzeroberfläche |
Avalon-ST (Datenweg) Avalon-MM (Management) |
Avalon-ST (Datenweg) Avalon-MM (Management) |
IP-XACT-Metadaten |
N |
N |
Verifizierung |
Geringe Latenz |
|
Unterstützte Simulatoren |
Mentor Graphics* Synopsys* Cadence* |
Mentor Graphics* Synopsys* Cadence* |
Validierte Hardware |
Stratix V |
Intel Arria 10 Intel Stratix 10 |
Prüfung auf Einhaltung der Branchenstandards durchgeführt |
UNH IEEE 802.3 |
UNH IEEE 802.3 |
Wenn ja, welche Tests? |
Abschnitt 4, 31, 46 und 49 |
Abschnitt 4, 31, 46 und 49 |
Wenn ja, bei welchen Intel FPGAs? |
Stratix V |
Stratix V |
Wenn ja, Datum der Prüfung |
2011 |
2015 |
Wenn nein, ist sie geplant? |
|
|
Kompatibilität |
|
Geringe Latenz |
IP wurde Interoperabilitätstests unterzogen |
Y |
N |
Wenn ja, bei welchen Intel FPGAs? |
Stratix V |
|
Interoperabilitätsberichte verfügbar |
Y |
|
Links zum Thema
Dokumentation
- Low Latency Ethernet 10G MAC Intel® FPGA IP Benutzerhandbuch
- Legacy 10 Gbit/s Ethernet MAC MegaCore Funktion Benutzerhandbuch
- Low Latency Ethernet 10G MAC Intel® Stratix® 10 FPGA IP Designbeispiel Benutzerhandbuch
- Low Latency Ethernet 10G MAC Intel® Arria® 10 FPGA IP Designbeispiel Benutzerhandbuch
- Ethernet 10G MAC mit niedriger Latenz Intel® Cyclone® 10 FPGA IP Designbeispiel Benutzerhandbuch
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