Niedrige Latenz Ethernet 10G MAC Intel® FPGA IP

Der Low Latency Ethernet 10G MAC Intel® FPGA IP Core (Soft IP) sorgt für niedrige Round-Trip-Latenz und eine effiziente Ressourcennutzung. Der Intellectual Property (IP) Core bietet Programmierbarkeit bei verschiedenen aufgeführten Funktionen. Dieser IP kann in Verbindung mit dem neuen Multi-Rate PHY Intel® FPGA IP Core verwendet werden, um den Bereich von 10M/100M/1G- bis 10G-Datenraten zu unterstützen.

Low Latency Ethernet 10G MAC Intel® FPGA IP Benutzerhandbuch lesen ›

10-Gbps Ethernet MAC MegaCore Funktion Benutzerhandbuch lesen ›

Low Latency Ethernet 10G MAC Intel® Stratix® 10 FPGA IP Designbeispiel Benutzerhandbuch lesen ›

Low Latency Ethernet 10G MAC Intel® Arria® 10 FPGA IP Designbeispiel Benutzerhandbuch lesen ›

Low Latency Ethernet 10G MAC Intel® Cyclone® 10 GX FPGA IP Designbeispiel Benutzerhandbuch lesen ›

Niedrige Latenz Ethernet 10G MAC Intel® FPGA IP

IP-Status

Status

In Benutzung

Bestellcodes

Ethernet 10G MAC Intel® FPGA IP mit geringer Latenz (ohne IEEE 1588v2-Funktion)

IP-10GEUMAC

Ethernet 10G MAC Intel® FPGA IP mit geringer Latenz (mit der IEEE 1588v2-Funktion)

IP-10GEUMACF

10-Gbit/s Ethernet MAC MegaCore Funktion

IP-10GETHMAC

IP-Qualitätsmetrik

Grundlagen

Geringe Latenz

Jahr der ersten IP-Bereitstellung

2012

2013

Neueste Version der Intel Quartus Prime-Design-Software unterstützt

16,1

18.1

Status

In Benutzung

In Benutzung

Leistungen

Geringe Latenz

Die Leistungen für den Kunden umfassen Folgendes:

    Design-Datei (verschlüsselter Quellcode oder synthetisierte Netzliste)

    Simulationsmodell für ModelSim*- Intel FPGA Edition

    Timing- und/oder Layout-Beschränkungen

    Dokumentation mit Revisionskontrolle

    Readme.txt-Datei

Y

Y

Zusätzliche Leistungen für den Kunden in Verbindung mit der IP-Bereitstellung

Parametrisierungs-GUI für die IP-Konfiguration durch den Endbenutzer

Y

Y

IP-Core ist für die Unterstützung des Intel® FPGA-IP-Evaluierungsmodus ausgelegt

Y

Y

Beschreibungssprache

Verilog

Verilog

Testbench-Sprache

Bereitgestellte Softwaretreiber

N

N

Support des Treiber-BS

Implementierung

Geringe Latenz

Benutzeroberfläche

Avalon-ST (Datenweg)

Avalon-MM (Management)

Avalon-ST (Datenweg)

Avalon-MM (Management)

IP-XACT-Metadaten

N

N

Verifizierung

Geringe Latenz

Unterstützte Simulatoren

Mentor Graphics*

Synopsys*

Cadence*

Mentor Graphics*

Synopsys*

Cadence*

Validierte Hardware

Stratix V

Intel Arria 10

Intel Stratix 10

Prüfung auf Einhaltung der Branchenstandards durchgeführt

UNH IEEE 802.3

UNH IEEE 802.3

Wenn ja, welche Tests?

Abschnitt 4, 31, 46 und 49

Abschnitt 4, 31, 46 und 49

Wenn ja, bei welchen Intel FPGAs?

Stratix V

Stratix V

Wenn ja, Datum der Prüfung

2011

2015

Wenn nein, ist sie geplant?

Kompatibilität

Geringe Latenz

IP wurde Interoperabilitätstests unterzogen

Y

N

Wenn ja, bei welchen Intel FPGAs?

Stratix V

Interoperabilitätsberichte verfügbar

Y