Ethernet 100G MAC und PHY Intel® FPGA IP Kern mit geringer Latenz
Ethernet 100G MAC und PHY Intel® FPGA IP Kern mit geringer Latenz
Überblick
Intel® bietet ultimative Flexibilität, Skalierbarkeit und Konfigurierbarkeit mit dem Low Latency 100G Ethernet Intel FPGA IP Kern für Netzwerkinfrastruktur und Rechenzentren. Der 100G Ethernet Intel® FPGA IP-Kern mit niedriger Latenz ist mit dem Standard IEEE 802.3ba-2010 kompatibel und umfasst eine Media Access Control (MAC), PHY, Physical Coding Sublayer (PCS), Physical Medium Attachment (PMA) und einen optionalen Forward-Error-Correction (FEC) Block. Es umfasst ebenso IEEE 1588v2-Zeitstempelunterstützung und die Möglichkeit, Backplanes auf unterstützten Intel® Stratix® und Intel® Arria® FPGAs anzusteuern. Diese IP kann für Chip-zu-Chip-Schnittstellen mit Kupferverbindungs- oder optischen Transceiver-Modulen verwendet werden.
Funktionsmerkmale
- Der IP-Kern entspricht dem Hochgeschwindigkeits-Ethernet-Standard IEEE 802.3ba-2010, der auf der IEEE-Website (www.ieee.org) verfügbar ist. Der MAC bietet Cut-Through-Frame-Verarbeitung zur Optimierung der Latenz, unterstützt vollständige Wireline-Geschwindigkeit mit einer 64-Byte-Frame-Länge und einem Back-to-Back- oder gemischten Datenverkehr ohne Paketverluste. Alle Low Latency 100G Ethernet Intel® FPGA IP-Kern-Varianten enthalten Vollduplex-MAC- und PHY-Komponenten und bieten die folgenden Funktionen:
PHY Funktionen:
- Soft-PCS-Logik, die sich nahtlos an Intel® Stratix® 10 FPGA 25,78125 Gbit/s serielle Transceiver anschließt
- Externe CAUI-4-Schnittstelle, bestehend aus vier FPGA Hard Serial Transceiver-Lanes mit 25,78125 Gbit/s
- Optionale Reed-Solomon-Vorwärtsfehlerkorrektur – RS(528,514) FEC
- Support für Auto-Negotiation/Link Schulung (AN/LT)-Protokoll
Steuerfunktionen der Rahmenstruktur:
- Unterstützung für Jumbo-Pakete
- TX- und RX-Durchgangssteuerung für zyklische Redundanzprüfung (CRC)
- Optionale TX-CRC-Generierung und -Einfügung
- RX- und TX-Präambel-Passthrough-Optionen für Anwendungen, die eine proprietäre Übertragung von Benutzerverwaltungsinformationen erfordern
- Automatisches TX-Frame-Padding, um die minimale Ethernet-Frame-Länge von 64 Byte zu erfüllen
Frame-Überwachung und -Statistiken:
- RX CRC Prüfung und Fehlermeldung
- Optionale strenge RX-SFD-Prüfung gemäß IEEE-Spezifikation
- RX Malformed Packet Prüfung nach IEEE-Spezifikation
- Angabe des empfangenen Steuerungs-Frame-Typs
- Optionale Statistikzähler
- Optionale Fehlersignalisierung: Meldet lokalen Fehler und generiert Fernfehler (IEEE 802.3ba-2012 Ethernet Standard, Abschnitt 66)
Flusssteuerung:
- Optionaler Ethernet-Flusskontrollbetrieb unter Verwendung der Pausen-Register oder der Pausen-Schnittstelle (IEEE 802.3, Abschnitt 31)
- Optionale prioritätsbasierte Flusskontrolle, die die Pausenregister zur Feinsteuerung verwendet (IEEE Standard 802.1Qbb-2011, Amendment 17)
- Steuerung der Pausen-Frame-Filterung
Debuggen- und Testbarkeitsfunktionen:
- Optionaler serieller PMA Loopback (TX zu RX) am seriellen Transceiver für Selbstdiagnose-Tests
- TX Error Insertion Funktion unterstützt Tests und Debugging
- Optionaler Zugriff auf Intel® FPGA Debug Master Endpoint (ADME) zum Debugging oder zur Überwachung der PHY-Signalintegrität
Benutzersystemschnittstellen:
- Avalon Memory-Mapped (Avalon-MM) Management-Schnittstelle für Zugriff auf die IP Core Steuerungs- und Statusregister
- Die Avalon-ST-Datenpfadschnittstelle verbindet sich mit dem Beginn des Frames im höchstwertigen Byte (MSB) mit der Client-Logik. Die Schnittstellendatenbreite von 512 Bit gewährleistet die Datenrate trotz dieser RX-Client-Schnittstellen-SOP-Ausrichtung und RX- und TX-Präambel-Passthrough-Option
- Steuerung zum Zurücksetzen von Hardware und Software
Eine detaillierte Spezifikation des Ethernet-Protokolls finden Sie im Hochgeschwindigkeits-Ethernet-Standard IEEE 802.3ba-2010.
IP-Status
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Status der Bestellung |
In Benutzung |
| Bestellcodes | |
40- und 100-Gbit/s Ethernet MAC und PHY MegaCore mit geringer Latenz |
100G Ethernet MAC und PHY mit geringer Latenz: IP-100GEUMACPHY 100G Ethernet KR/CR Variante mit geringer Latenz: IP-ETH-100GEUKRCR 100G Ethernet MAC und PHY mit geringer Latenz und 1588: IP-100GEUMACPHYF 40G Ethernet MAC und PHY mit geringer Latenz: IP-40GEUMACPHY 40G Ethernet MAC und PHY mit geringer Latenz und 1588: IP-40GEUMACPHYF 100G Ethernet MAC und PHY mit geringer Latenz: IP-100GEUMACPHY 100G Ethernet MAC und PHY mit geringer Latenz und 1588: IP-100GEUMACPHYF 40G Ethernet MAC und 40GBASE-KR4 PHY mit geringer Latenz und FEC: IP-40GBASEKR4PHY |
40- und 100-Gbit/s Ethernet MAC und PHY MegaCore |
IP-40GEMAC IP-40GEPHY IP-100GEMAC IP-100GEPHY IP-40GEMACPHY IP-100GEMACPHY IP-40GBASEKR4PHY |
Links zum Thema
Dokumentation
- 100G Ethernet mit niedriger Latenzzeit Intel® Stratix® 10 FPGA IP Kern Anleitung
- Low Latency 100-Gbps Ethernet IP Kern Benutzerhandbuch
- Low Latency 40- und 100-Gbps Ethernet MAC und PHY MegaCore Function Benutzerhandbuch
- Legacy 40-, 100-Gbit/s-Ethernet-MAC- und PHY MegaKern-Anleitung
- Intel® Stratix® 10 Low Latency 100G Ethernet Designbeispiel Benutzerhandbuch
- Low Latency 100-Gbps Ethernet IP Kern Benutzerhandbuch
Entwicklungs-Mainboards
- Intel® Stratix® 10 TX Signalintegritäts-Entwicklungskit
- Intel® Stratix® 10 GX FPGA Entwicklungskit
- Intel® Stratix® 10 GX Signalintegritäts-Entwicklungskit
- Intel® Stratix® 10 GX Transceiver Signalintegritäts-Entwicklungskit
- Intel® Arria® 10 GX FPGA Entwicklungskit
- Stratix® V GX 100G Entwicklungskit
- Stratix® V GX FPGA Entwicklungskit
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