JESD204C Intel® FPGA IP

Der JESD204C Intel FPGA IP ist eine serielle Hochgeschwindigkeits-Punkt-zu-Punkt-Schnittstelle für Digital-Analog-(DAC) oder Analog-Digital-(ADC)-Wandler zur Übertragung von Daten an FPGA-Geräte.

Lesen Sie die Anleitung für JESD204C Intel FPGA IP ›

Lesen Sie die JESD204C Intel® Agilex™ FPGA IP-Designbeispiel-Anleitung

Lesen Sie die JESD204C Intel® Stratix® 10 FPGA IP-Designbeispiel-Anleitung ›

Lesen Sie die JESD204B Intel FPGA IP-Anleitung ›

JESD204C Intel® FPGA IP

Die FPGA IP enthält Folgendes:

  • Media Access Control (MAC) – Blöcke der Datenverbindungsebene (DLL) und der Transportebene (TL), die die Verbindungszustände steuern.
  • Physical layer (PHY) – Physical Coding Sublayer (PCS) und Physical Media Attachment (PMA) Block.

Funktionsmerkmale

Der Intel FPGA IP-Kern JESD204C bietet die folgenden Hauptfunktionen:

  • Datenrate von bis zu 28,9 Gbit/s für Intel Agilex- und Intel Stratix 10 (E-Tile)-Geräte.
  • Ein- oder mehrspurig (bis zu 16 Spuren pro Link)
  • Local Extended Multiblock Clock (LEMC) Zähler basierend auf E=1 bis 256
  • Serielle Spurausrichtung und -überwachung
  • Spursynchronisierung
  • Modulares Design, das die Synchronisation mehrerer Geräte unterstützt
  • MAC- und PHY-Partitionierung
  • Support für deterministische Latenz
  • 64/66-Kodierung
  • Verschlüsseln/Entschlüsseln
  • Avalon® Streaming-Schnittstelle für Sende- und Empfangsdatenpfade
  • Avalon Memory-mapped-Schnittstelle für Steuer-/Statusregister (CSR)
  • Dynamische Generierung eines Simulationsprüfstands
  • Verbundener und nicht-verbundener TX PMA Modus
  • Optionaler Support für ECC M20K DCFIFO
  • Optionen für Sync-Header-Konfigurationen
  • CRC-12
  • Eigenständige Befehlskanäle

IP-Qualitätsmetrik

Grundlagen

Jahr, in dem IP zum ersten Mal veröffentlicht wurde

2019

Neueste Version von Intel® Quartus® Prime Design Software unterstützt

20.3

Status

Produktivbetrieb

Deliverables

Die Deliverables für den Kunden umfassen Folgendes:

    Design-Datei (verschlüsselter Quellcode oder Post-Synthesis-Netlist)

    Simulationsmodell für ModelSim*- Intel FPGA Edition

    Timing- und/oder Layout-Beschränkungen

    Dokumentation mit Revisionskontrolle

    Readme-Datei

  • Y
  • Y
  • (in Leitfaden enthalten)
  • N

Alle zusätzlichen, mit IP bereitzustellenden Deliverables an den Kunden

Mit der Parametrisierungs-GUI kann der Endbenutzer IP konfigurieren

Y

IP Core ist für den Support des Intel FPGA IP Evaluierungsmodus aktiviert

Y

Quellsprache

Verilog und VHDL (auf wrapper-level)

Testbench-Sprache

Verilog

Softwaretreiber bereitgestellt

N

Unterstützung des Treiberbetriebssystems (OS)

N

Implementierung

Benutzeroberfläche

Avalon-ST (Datenpfad) und Avalon-MM (CSR)

IP-XACT-Metadaten

N

Verifizierung

Unterstützte Simulatoren

VCS, VCSMX, NCSIM, MODELSIM, XCELLIUM

Hardware validiert

Y, auf Intel FPGA Entwicklungskits

Tests mit branchenüblicher Compliance durchgeführt

Y

Wenn ja, welche Tests?

Elektrische Prüfung

Wenn ja, bei welchen Intel FPGA-Produkten?

Intel Stratix 10, Intel Agilex

Wenn ja, Datum der Durchführung

Wenn nein, ist sie geplant?

Kompatibilität

IP wurde Interoperabilitätstests unterzogen

Y

Wenn ja, auf welchen Intel FPGA-Produkten

Intel Stratix 10

Interoperabilitätsberichte verfügbar

Y