JESD204C Intel® FPGA IP
Die JESD204C Intel® FPGA IP ist eine serielle Hochgeschwindigkeits-Punkt-zu-Punkt-Schnittstelle für Digital-Analog-(DAC) oder Analog-Digital-(ADC)-Wandler zur Übertragung von Daten an FPGA-Geräte.
Handbuch für JESD204C Intel® FPGA-IP ›
Handbuch für JESD204C Intel Agilex® 7 F-Tile-FPGA-IP ›
Handbuch für JESD204C Intel Agilex® 7 FPGA-IP-Designbeispiel ›
Handbuch für JESD204C Intel® Stratix® 10 FPGA-IP-Designbeispiel ›
JESD204C Intel® FPGA IP
Die JESD204C Intel® FPGA IP enthält:
- Media Access Control (MAC) – Blöcke der Datenverbindungsebene (DLL) und der Transportebene (TL), die die Verbindungszustände steuern.
- Physical layer (PHY) – Physical Coding Sublayer (PCS) und Physical Media Attachment (PMA) Block.
Funktionsmerkmale
Der JESD204C Intel® FPGA IP Kern bietet die folgenden Schlüsselfunktionen:
- Datenraten bis 32,44032 Gbit/s bei Intel Agilex® 7 F-Tile-Bausteinen und 28,9 Gbit/s bei Intel Agilex® 7 E-Tile-Bausteinen und Intel® Stratix® 10 E-Tile-Bausteinen.
- Ein- oder mehrspurig (bis zu 16 Spuren pro Link)
- Local Extended Multiblock Clock (LEMC) Zähler basierend auf E=1 bis 256
- Serielle Spurausrichtung und -überwachung
- Spursynchronisierung
- Modulares Design, das die Synchronisation mehrerer Geräte unterstützt
- MAC- und PHY-Partitionierung
- Support für deterministische Latenz
- 64/66-Kodierung
- Verschlüsseln/Entschlüsseln
- Avalon® Streaming-Schnittstelle für Sende- und Empfangsdatenpfade
- Avalon® Speicherzuordnungsschnittstelle für Steuer-/Statusregister (CSR)
- Dynamische Generierung eines Simulationsprüfstands
- Verbundener und nicht-verbundener TX PMA Modus
- Optionaler Support für ECC M20K DCFIFO
- Optionen für Sync-Header-Konfigurationen
- CRC-12
- Eigenständige Befehlskanäle
IP-Status
Status der Bestellung |
In Benutzung |
Bestellcodes |
|
Intel® FPGA-IP-JESD204-SUITE |
IPS-JESD204 (enthält JESD204B, JESD204B-FTILE, JESD204C, JESD204C-FTILE) |
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