JESD204C Altera® FPGA IP
Das JESD204C Altera® FPGA IP ist eine Hochgeschwindigkeits-Punkt-serielle Schnittstelle für Digital-to-Analog- (DAC)- oder Analog-to-Digital-(ADC)-Wandler zur Übertragung von Daten an FPGA-Komponenten.
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JESD204C Altera® FPGA IP
Die JESD204C Altera® FPGA IP beinhaltet:
- Media Access Control (MAC) – Blöcke der Datenverbindungsebene (DLL) und der Transportebene (TL), die die Verbindungszustände steuern.
- Physical layer (PHY) – Physical Coding Sublayer (PCS) und Physical Media Attachment (PMA) Block.
Funktionsmerkmale
Der JESD204C Altera® FPGA IP-Kern bietet die folgenden Hauptfunktionen:
- Datenrate von bis zu 32,44032 Gbit/s für Agilex™ 7 F-Tile-Komponenten und 28,9 Gbit/s für Agilex™ 7 E-Tile-Bauelemente und Stratix® 10 E-Tile-Bauelemente und 17,16 Gbit/s für Agilex™ 5 Bauelemente der E-Reihe.
- Ein- oder mehrspurig (bis zu 16 Spuren pro Link)
- Local Extended Multiblock Clock (LEMC) Zähler basierend auf E=1 bis 256
- Serielle Spurausrichtung und -überwachung
- Spursynchronisierung
- Modulares Design, das die Synchronisation mehrerer Geräte unterstützt
- MAC- und PHY-Partitionierung
- Support für deterministische Latenz
- 64/66-Kodierung
- Verschlüsseln/Entschlüsseln
- Avalon® Streaming-Schnittstelle für Sende- und Empfangsdatenpfade
- Avalon® Speicherzuordnungsschnittstelle für Steuer-/Statusregister (CSR)
- Dynamische Generierung eines Simulationsprüfstands
- Verbundener und nicht-verbundener TX PMA Modus
- Optionaler Support für ECC M20K DCFIFO
- Optionen für Sync-Header-Konfigurationen
- CRC-12
- Eigenständige Befehlskanäle
IP-Status
Status der Bestellung |
In Benutzung |
Bestellcodes |
|
Altera® FPGA IP JESD204 SUITE |
IPS-JESD204 (enthält JESD204B, JESD204B-FTILE, JESD204C, JESD204C-FTILE) |
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