Intel Agilex® 7 und Intel® Stratix® 10 FPGA-E-Tile-Hard-IP

Gehärteter Ethernet-Protokoll-Stack

Der IP Core ist in verschiedenen Varianten verfügbar, die jeweils eine eigene Kombination von Ethernet-Kanälen und -Funktionen bieten.

• Ein bis vier 10GbE/25GbE-Kanäle mit optionaler Reed-Solomon Forward Error Correction (RS-FEC).
• 100G-Kanal mit optionaler RS-FEC für CAUI-4- oder CAUI-2-Modus.
• Dynamische Konfiguration zwischen einem bis vier einzelnen 10GbE/25GbE-Kanälen oder einem 100GbE-Kanal.

Alle Varianten bieten optionales IEEE 1588v2 Precision Time Protocol (PTP). Benutzer können zwischen einer Media Access Control (MAC)- und einer Physical Coding Sublayer (PCS)-Variante, einer reinen PCS-Variante, einer Flexible Ethernet (FlexE)-Variante und einer Optical Transport Network (OTN)-Variante wählen.

Ethernet-Protokolle

Funktionsmerkmale

Der IP Core ist auf den IEEE 802.3-2015 High-Speed Ethernet Standard, der auf der IEEE-Website (www.ieee.org) verfügbar ist, und die 25G & 50G Ethernet Specification, Draft 1.6, die beim 25 Gigabit Ethernet Consortium verfügbar ist, ausgelegt. Der MAC bietet Cut-Through-Frame-Verarbeitung zur Optimierung der Latenz und unterstützt volle Leitungsgeschwindigkeit mit einer Frame-Länge von 64 Byte sowie Back-to-Back- oder Mixed-Length-Datenverkehr ohne Paketverluste. Alle IP Core Varianten befinden sich im Vollduplex-Modus. Die IP-Funktionen sind unten aufgeführt:

PHY:

• Externe CAUI-Schnittstelle, bestehend aus vier harten seriellen FPGA-Transceiver-Lanes, die mit 25,78125 Gbit/s arbeiten.
  
• Externe CAUI-2-Schnittstelle mit zwei Transceiver-Lanes, die mit 53,125 Gbit/s und PAM4-Kodierung arbeiten.
• Externe 25G CAUI Schnittstelle bestehend aus einer Transceiver-Lane mit 25,78125 Gbit/s.
• Externe 10G CAUI Schnittstelle bestehend aus einer Transceiver-Lane mit 10,3125 Gbit/s.
• Unterstützt CAUI-4-Links basierend auf 64B/66B-Kodierung mit Data Striping und Ausrichtungsmarken zur Ausrichtung von Daten aus verschiedenen Lanes.
• Optionale Reed-Solomon Forward Error Correction RS-FEC (528,514) oder RS-FEC (544,514).
• Unterstützt 10G-, 25G- und 100G-Varianten.
• Automatische Aushandlung (AN) wie im IEEE-Standard 802.3-2915 Abschnitt 73 und dem 25G Ethernet Consortium Schedule Draft 1.6 definiert.
• Link Training (LT) wie im IEEE-Standard 802.3-2915 Abschnitt 92 und 93 sowie im 25G Ethernet Consortium Schedule Draft 1.6 definiert.
• Optionale Deficit Idle Counter (DIC) Optionen für einen fein gesteuerten 8-Byte, 10-Byte oder 12-Byte Interpacket Gap (IPG) Mindestdurchschnitts oder zur Ermöglichung der Steuerung des IPG durch den Benutzer über die Client-Schnittstelle.
• Die Toleranz für Versatzschwankungen des Receivers (RX) übersteigt die Anforderungen der IEEE 802.3-2015 High-Speed Ethernet Standard Clause 80.5.

Steuerung der Frame-Struktur:

• Support für Jumbo-Pakete.
• RX Cyclic Redundancy Check (CRC) Pass-through-Steuerung.
• 1000 Bit RX PCS Lane Skew-Toleranz für 100G-Links, die die IEEE 802.3-2015 High-Speed Ethernet Standard Clause 82.2.12-Anforderungen übersteigen.
• Optionale Generierung und Einfügung von CRC pro Paket Transceiver (TX).
• RX- und TX Preamble Pass-through-Optionen für Anwendungen, die eine proprietäre Übertragung von Benutzerverwaltungsdaten erfordern.
• Optionale Insertion von TX MAC Quelladressen.
• Automatisches TX Frame Padding zur Erfüllung der minimalen 64-Byte-Ethernet-Framelänge bei der Ethernet-Verbindung. Optionale Deaktivierung dieser Funktion für einzelne Pakete.
• TX Error Insertion Funktion unterstützt die Client-Invalidierung bei aktiver Eingabe in die TX Client-Schnittstelle.

Frame-Überwachung und -Statistiken:

• RX CRC Prüfung und Fehlermeldung.
• Optionale RX Strict Start Frame Delimiter (SFD) Prüfung anhand der IEEE-Spezifikation.
• Optionale RX Strict Preamble Prüfung anhand der IEEE-Spezifikation.
• RX Malformed Packet Prüfung nach IEEE-Spezifikation.
• Angabe des empfangenen Steuerungs-Frame-Typs.
• Statistikzähler.
• Snapshot-Funktion für präzise zeitgesteuerte Erfassung von statistischen Zählerwerten.
• Optionale Fehlersignalisierung: erkennt und meldet lokale Fehler und generiert einen Remote-Fehler mit Unterstützung für einen unidirektionalen Link-Fehler, wie im IEEE 802.3-2015 High-Speed Ethernet Standard Abschnitt 66 definiert.

Flusssteuerung:

• Optionale IEEE 802.3-2015 Ethernet Standard Clause 31 Ethernet-Flusssteuerung mit den Pausenregistern oder der Pausenschnittstelle.
  
• Optionale prioritätsbasierte Flusssteuerung, die dem IEEE-Standard 802.1Q-2014 - Änderung 17: Prioritätsbasierte Flusssteuerung entspricht.
• Steuerung der Pausen-Frame-Filterung.
• Die Software kann den lokalen TX-MAC-Datenfluss dynamisch umschalten, um den Eingangsfluss selektiv zu unterbrechen.

Precision Time Protocol (PTP):

• Optionale Unterstützung für das IEEE-Standard 1588v2 PTP.
• 1-Step (1588v1 und 1588v2) und 2-Step TX Zeitstempel.
• Support für PTP Header in einer Vielzahl von Frame-Formaten, einschließlich Ethernet-Kapselung, UDP in IPv4 und UDP in IPv6.
• Support für Berechnung von Checksum Zero und Checksum Extension Byte.
• Support für Correction Field-Vorgänge.
• Programmierbare extra Latenz und asymmetrische Latenz.

OTN:

• Optionale 25/50GbE konstante Bitrate (CBR) mit TX und RX PCS 66-Bit-Codierung und Scrambling deaktiviert.
  
• Optionale 25/50 GbE CBR mit vollen MAC und PCS 66-Bit-Funktionen.

Benutzersystemschnittstelle:

• Avalon Memory-Mapped (Avalon-MM) Management-Schnittstelle für Zugriff auf die IP Kern Steuerungs- und Statusregister.
  
• Avalon-ST Datenweg-Schnittstelle verbindet die MAC-Funktion mit der Client-Logik, mit dem Start des Frames im Most Significant Byte (MSB) in MAC mit PCS-Varianten. Schnittstelle für 100G-Kanal verfügt über 512 Bit; die 10/25G-Kanäle verwenden 64 Bit, wenn die MAC-Schicht aktiviert ist.
• Die MII Datenweg-Schnittstelle verbindet PCS in reinen PCS-Varianten mit der Client-Logik. Die Schnittstelle für 100G-Varianten verfügt über 256 Bit Daten und 32 Bit Steuerung; die Schnittstelle für 10G/25G-Varianten verfügt über 64 Bit Daten und 8 Bit Steuerung.
• Steuerung zum Zurücksetzen von Hardware und Software.
• Unterstützt Synchronous Ethernet (SyncE) durch Bereitstellung eines CDR-Ausgangssignals (Clock Data Recovery) für die Gerätestruktur.

Dynamische Neukonfiguration:

• Unterstützt dynamische Neukonfiguration zwischen verschiedenen Ethernet-Raten.
• Designbeispiele für einfache Implementierung verfügbar.

Debugging und Testfähigkeit:

• Optionaler serieller PMA Loopback (TX zu RX) am seriellen Transceiver für Selbstdiagnose-Tests.
  
• Optionaler paralleler Loopback (TX zu RX) an MAC oder PCs für Selbstdiagnose-Tests.
• Bit-Interleaved Parity-Fehlerzähler zur Überwachung von Bitfehlern pro PCS-Lane.
• RX PCS Error Block-Zähler zur Überwachung von Fehlern in und zwischen Frames.
• Zähler für fehlgebildete und verloren gegangene Pakete.
• Hohe Bitfehlerratenerkennung (BER) zur Überwachung der Verbindungs-BER über alle PCS-Lanes.
• Optionale Scrambled Idle-Testmustergeneration und Prüfung
• Snapshot-Funktion für präzise zeitgesteuerte Erfassung von statistischen Zählerwerten.
• TX Error Insertion Funktion unterstützt Tests und Fehlersuche.

IP-Status