50G Ethernet Intel® FPGA IP

Der Intel® 50 G Ethernet Intel® FPGA IP-Kern implementiert die 25G- und 50G-Ethernet-Spezifikation, Draft 1.4 des 25-Gigabit-Ethernet-Konsortiums und den IEEE 802.3by 25Gb-Ethernet-Entwurf. Der IP Core enthält eine Option zur Unterstützung von unidirektionaler Übertragung, wie in Abschnitt 66 des IEEE 802.3-2012 Ethernet-Standards definiert. Die MAC-Schnittstelle auf der Client-Seite für den 50 Gbps Ethernet IP Core ist eine 128-Bit Avalon® Streaming-Schnittstelle (Avalon-ST). Sie wird auf zwei 25,78125 Gbit/s Transceiver abgebildet.

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50G Ethernet Intel® FPGA IP

Der IP Core bietet standardmäßige Media Access Control (MAC)- und Physical Coding Sublayer (PCS)- sowie PMA-Funktionen, wie im folgenden Blockdiagramm dargestellt. Der PHY umfasst die PCS- und PMA-Funktionen.

Funktionsmerkmale

PHY:

  • Soft PCS-Logik, die nahtlos eine Schnittstelle zu Intel® Agilex® F-Tile FPGA 51.5625 Gbit/s Transceivern herstellen.

Steuerung der Frame-Struktur:

  • Support für Jumbo-Pakete, definiert als Pakete, die größer als 1.500 Byte sind.
  • Receive (RX) Cyclic Redundancy Check (CRC) Removal und Pass-through-Control. Transmit (TX) CRC Generation.
  • RX- und TX Preamble Pass-through-Option für Anwendungen, die eine proprietäre Übertragung von Benutzerverwaltungsdaten erfordern.
  • TX Automatic Frame Padding zur Erfüllung der minimalen 64-Byte-Ethernet-Frame-Länge.

Frame-Überwachung und -Statistiken:

  • RX CRC Prüfung und Fehlermeldung.
  • Optional RX Strict SFD Prüfung nach IEEE-Spezifikation.
  • RX Malformed Packet Prüfung nach IEEE-Spezifikation.
  • Optionale Fehlersignalisierung erkennt und meldet lokale Fehler und generiert Remote-Fehler, mit IEEE 802.3ba-2012 Ethernet Standard Clause 66-Unterstützung.
  • Unidirektionale Übertragung wie in Abschnitt 66 des IEEE 802.3-2012 Ethernet-Standards definiert.

Debugging und Testfähigkeit:

  • Programmierbarer serieller PMA Local Loopback (TX zu RX) am seriellen Transceiver für Selbstdiagnose-Tests.
  • Optionaler Zugriff auf Intel® FPGA Debug Host Endpoint (ADME) zum Debugging von seriellen Links oder zur Überwachung der PHY-Signalintegrität.

Benutzersystemschnittstellen:

  • Avalon Memory-Mapped (Avalon-MM) Management-Schnittstelle für Zugriff auf die IP Kern Steuerungs- und Statusregister.
  • Die Avalon® Streaming (Avalon-ST) Datenpfadschnittstelle stellt die Verbindung zur Client-Logik her.
  • Ready Latency von 0 Taktzyklen bei Avalon-ST TX Schnittstelle.
  • Steuerung zum Zurücksetzen von Hardware und Software.

IP-Status

Status

In Benutzung

Bestellcodes

50G MAC/PHY

IP-50GEUMACPHY
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