50G Ethernet Intel® FPGA IP
Der Intel® 50 G Ethernet Intel® FPGA IP-Kern implementiert die 25G- und 50G-Ethernet-Spezifikation, Draft 1.4 des 25-Gigabit-Ethernet-Konsortiums und den IEEE 802.3by 25Gb-Ethernet-Entwurf. Der IP Core enthält eine Option zur Unterstützung von unidirektionaler Übertragung, wie in Abschnitt 66 des IEEE 802.3-2012 Ethernet-Standards definiert. Die MAC-Schnittstelle auf der Client-Seite für den 50 Gbps Ethernet IP Core ist eine 128-Bit Avalon® Streaming-Schnittstelle (Avalon-ST). Sie wird auf zwei 25,78125 Gbit/s Transceiver abgebildet.
50G Ethernet Intel® FPGA IP
Der IP Core bietet standardmäßige Media Access Control (MAC)- und Physical Coding Sublayer (PCS)- sowie PMA-Funktionen, wie im folgenden Blockdiagramm dargestellt. Der PHY umfasst die PCS- und PMA-Funktionen.
Funktionsmerkmale
PHY:
- Soft PCS-Logik, die nahtlos eine Schnittstelle zu Intel® Agilex® F-Tile FPGA 51.5625 Gbit/s Transceivern herstellen.
Steuerung der Frame-Struktur:
- Support für Jumbo-Pakete, definiert als Pakete, die größer als 1.500 Byte sind.
- Receive (RX) Cyclic Redundancy Check (CRC) Removal und Pass-through-Control. Transmit (TX) CRC Generation.
- RX- und TX Preamble Pass-through-Option für Anwendungen, die eine proprietäre Übertragung von Benutzerverwaltungsdaten erfordern.
- TX Automatic Frame Padding zur Erfüllung der minimalen 64-Byte-Ethernet-Frame-Länge.
Frame-Überwachung und -Statistiken:
- RX CRC Prüfung und Fehlermeldung.
- Optional RX Strict SFD Prüfung nach IEEE-Spezifikation.
- RX Malformed Packet Prüfung nach IEEE-Spezifikation.
- Optionale Fehlersignalisierung erkennt und meldet lokale Fehler und generiert Remote-Fehler, mit IEEE 802.3ba-2012 Ethernet Standard Clause 66-Unterstützung.
- Unidirektionale Übertragung wie in Abschnitt 66 des IEEE 802.3-2012 Ethernet-Standards definiert.
Debugging und Testfähigkeit:
- Programmierbarer serieller PMA Local Loopback (TX zu RX) am seriellen Transceiver für Selbstdiagnose-Tests.
- Optionaler Zugriff auf Intel® FPGA Debug Host Endpoint (ADME) zum Debugging von seriellen Links oder zur Überwachung der PHY-Signalintegrität.
Benutzersystemschnittstellen:
- Avalon Memory-Mapped (Avalon-MM) Management-Schnittstelle für Zugriff auf die IP Kern Steuerungs- und Statusregister.
- Die Avalon® Streaming (Avalon-ST) Datenpfadschnittstelle stellt die Verbindung zur Client-Logik her.
- Ready Latency von 0 Taktzyklen bei Avalon-ST TX Schnittstelle.
- Steuerung zum Zurücksetzen von Hardware und Software.
IP-Qualitätsmetrik
Grundlagen |
|
|---|---|
Jahr der ersten IP-Bereitstellung |
2017 |
Erste Version der Intel Quartus Software unterstützt |
17.0 |
Bestellcode |
IP-50GEUMACPHY |
Status |
Early Access |
Die Leistungen für den Kunden umfassen Folgendes: Design-Datei (verschlüsselter Quellcode oder synthetisierte Netzliste) Simulationsmodell für ModelSim*- Intel FPGA Edition Timing- und/oder Layout-Beschränkungen Dokumentation mit Revisionskontrolle Readme-Datei |
Y |
Zusätzliche Leistungen für den Kunden in Verbindung mit der IP-Bereitstellung |
|
Parametrisierungs-GUI für die IP-Konfiguration durch den Endbenutzer |
Y |
IP ist für den Support des Intel FPGA IP Evaluierungsmodus aktiviert |
Y |
Beschreibungssprache |
Verilog |
Testbench-Sprache |
|
Bereitgestellte Softwaretreiber |
N |
Treiber-Betriebssystem-Unterstützung |
|
Implementierung |
|
Benutzeroberfläche |
Avalon-ST (Datenweg), Avalon-MM (Management) |
IP-XACT-Metadaten |
N |
Verifizierung |
|
Unterstützte Simulatoren |
Mentor Graphics*, Synopsys*, Cadence* |
Validierte Hardware |
Intel Arria 10 GT, Intel Stratix 10 Geräte mit H-Tile(s) |
Tests auf Einhaltung der Branchenstandards durchgeführt |
N |
Wenn ja, welche Tests? |
|
Wenn ja, bei welchen Intel FPGA-Bauelementen? |
|
Wenn ja, Datum der Prüfung |
|
Wenn nein, ist sie geplant? |
Y |
Kompatibilität |
|
IP wurde Interoperabilitätstests unterzogen |
Y |
Wenn ja, mit welchen Intel FPGA-Bauelementen? |
Intel Arria 10 GT Gerät |
Interoperabilitätsberichte verfügbar |
N |
Links zum Thema
Dokumentation
- H-Tile Hard IP für Ethernet Intel® Stratix® 10 FPGA IP-Kern Versionshinweise
- Dynamisch generierte Hardwaredesignbeispiele innerhalb der Intel Quartus Software zur einfachen Prüfung Ihrer individuellen Konfiguration
- Für Intel® Arria® 10 FPGAs: 50G Ethernet Designbeispiel Benutzerhandbuch
- Für Intel Stratix 10 FPGAs: Intel® Stratix 10 H-Tile Hard IP for Ethernet Designbeispiel Benutzerhandbuch
Entwicklungs-Mainboards
Weitere Ressourcen
IP finden
Finden Sie den richtigen Intel® FPGA IP-Core für Ihre Anforderungen.
Technischer Support
Für den technischen Support zu diesem IP-Core besuchen Sie bitte die Support-Ressourcen oder die Intel® Premium-Unterstützung. Außerdem können Sie in der Wissensdatenbank und in den Communities nach verwandten Themen suchen.
IP-Evaluierung und -Kauf
Bewertungsmodus und Informationen für den Kauf von Intel® FPGA IP-Cores.
Design von Intel® FPGA IP
Weitere Informationen über das Design von Intel® FPGA IP, einer großen Auswahl an serienmäßigen Kernen, die für Intel® FPGA IP optimiert sind.
IP Base Suite
Kostenlose Lizenzen für Intel FPGA IP-Cores mit einer aktiven Lizenz für Intel® Quartus® Prime Standard oder Pro Edition Software.
IOP-Prüfung
Intel vergibt die Interoperabilitätszertifizierung oder IOP-Zertifizierung an verifizierte Intel FPGA IPs oder IP-Cores von Mitgliedern des Intel FPGA Design Solutions Network.
Intel® FPGA Partner IP
Katalog nach Intel® FPGA Partnern für IP-Cores im Intel® Solutions Marketplace durchsuchen.
Designbeispiele
Designbeispiele und Referenzdesigns für Intel® FPGA-Geräte herunterladen.
IP-Zertifikationen
Intel ist bestrebt, IP-Cores bereitzustellen, die reibungslos mit Intel® FPGA-Tools oder Schnittstellenspezifikationen zusammenarbeiten.
Vertrieb kontaktieren
Kontaktieren Sie den Vertrieb, wenn Sie Anforderungen an die Entwicklung und Beschleunigung von Intel® FPGA-Produkten haben.