40G Ethernet MAC und PHY FPGA IP Core
Der 40G Ethernet MAC und PHY Intel FPGA IP-Core unterstützt IEEE 802.3ba-2010. 40 Gbit/s Ethernet ist ein Branchenstandard und konform mit den Funktionen Media Access Control (MAC) und PHY (PCS+PMA). Damit kann ein FPGA über ein Kupfer- oder optisches Transceiver-Modul eine Schnittstelle zu einem anderen Bauelement herstellen. Der IP-Core unterstützt den IEEE 1588 v2-Standard mit zweistufigen Zeitstempeln und eine Backplane-Funktion bei verschiedenen Stratix® oder Arria® FPGAs.
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40G Ethernet MAC und PHY FPGA IP Core
Funktionsmerkmale
- Konform mit dem IEEE 802.3ba-2010 40 Gbit/s Ethernet-Standard.
- XLAUI Physical Medium Attachment (PMA) Hard IP und externe Schnittstelle, bestehend aus seriellen Transceiver-Lanes mit jeweils 10,3125 Gbit/s.
- 40GbE Physical Coding Sublayer (PCS) Soft-IP, implementiert in der FPGA-Struktur.
- 40GbE MAC Soft-IP mit konfigurierbarem Funktionsumfang.
- Unterstützte Optionen:
- 40GbE.
- MAC+PHY, nur PHY oder nur MAC.
- Transmitter plus Receiver (Vollduplex), nur Transmitter oder nur Receiver.
- Hardware verifiziert für Unterstützung von voller 40-Gbit/s-Leitungsgeschwindigkeit.
- Monitor für die PCS-Bitfehlerrate (BER).
- Programmierbarer PCS-Testmustergenerator und -prüfer.
- Deficit Idle Counting (DIC).
- Automatische Ethernet-Flusssteuerung.
- Programmierbare MAC Transmitter (TX) Cyclic Redundancy Check (CRC) Insertion und Receiver (RX) CRC Removal.
- Programmierbare maximale Empfangs-Frame-Länge bis zu 9.600 Byte.
- Programmierbare MAC Address and Receiver (RX) Paketfilterung basierend auf MAC-Adresse.
- Promiskuitive (transparente) und nicht-promiskuitive (gefilterte) MAC-Betriebsmodi.
- Programmierbare MAC Received Frame-Filterung mit CRC-, Übergrößen- und Untergrößen-Frame-Fehler.
- Empfangsfilterung von Steuerungs-Frames (Pausensteuerung und/oder Nicht-Pausensteuerung).
- Receive user-controllable pad removal.
- Transmit Automatic Pad Insertion.
- Statistik-Status-Ausgangssignale für die Implementierung externer Statistikzähler.
- Optionales 64-Bit-Statistikzählermodul für RMON (RFC 2819), Ethernet-Typ MIB (RFC 3635) und Schnittstellengruppe MIB (RFC 2863).
- Programmable Link Fault Signaling.
- Optionaler Preamble Pass-through.
- Avalon® Streaming-Schnittstelle (Avalon-ST) für den MAC-Datenpfad zur Client-Anwendung mit dem Start des Pakets (SOP) im höchstwertigen Byte (MSB) der 64-Bit-Lane 0, wenn die Adapteroption verwendet wird (256 Bit bei 312,5+ MHz).
- Benutzerdefinierte Streaming-Schnittstelle mit SOP möglich bei jeder 64-Bit-Lane-MSB, wenn Adapterversion nicht verwendet wird.
- Avalon® Memory Mapped (Avalon-MM) 32-Bit-Schnittstelle zur Steuerung und Überwachung von MAC, PCS, PMA und externem optischen Modul.
- Management Data Input/Output (MDIO) oder serielle 2-Draht-Schnittstellen für die Verwaltung verschiedener optischer Module.
- Funktions- und Leistungstests mit 40/100Gb Ethernet-Testgeräten bestanden.
IP-Status
| Status der Bestellung | In Benutzung |
| Bestellcodes | |
| 40- und 100-Gbit/s Ethernet MAC und PHY MegaCore-Funktion | IP-40GEMAC IP-40GEPHY IP-100GEMAC IP-100GEPHY IP-40GEMACPHY IP-100GEMACPHY IP-40GBASEKR4PHY |
| 40-Gbit/s Ethernet IP Core mit geringer Latenz | 40G Ethernet MAC und PHY mit geringer Latenz: IP-40GEUMACPHY 40G Ethernet MAC und PHY mit geringer Latenz und 1588: IP-40GEUMACPHYF 40G Ethernet MAC und 40GBASE-KR4 PHY mit geringer Latenz und FEC: IP-40GBASEKR4PHY |
| Low Latency E-Tile 40G Ethernet FPGA IP | IP–40GETILEMAC |
| 100-Gbit/s Ethernet Core mit geringer Latenz | 100G Ethernet MAC und PHY mit geringer Latenz: IP-100GEUMACPHY 100G Ethernet MAC und PHY mit geringer Latenz und 1588: IP-100GEUMACPHYF |
Links zum Thema
Entwicklungs-Mainboards
- Stratix® 10 GX FPGA Development Kit
- Stratix® 10 GX FPGA Signal Integrity Development Kit
- Arria® 10 GX FPGA Development Kit
- Arria® 10 GX FPGA Transceiver Signal Integrity Development Kit
- 100G Entwicklungskit, Stratix® V GX Edition
- Stratix® V GX FPGA Entwicklungskit
- 100G Entwicklungskit, Stratix® IV GT Edition
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