25G Ethernet Intel® FPGA IP

Der 25G Ethernet FPGA IP Kern mit verschiedenen optionalen Funktionen ist bei Intel® Stratix® 10 Geräten mit E-Tiles auch als Hard IP verfügbar. Weitere Details finden Sie auf der Seite E-Tile Hard IP for Ethernet.

Funktionsmerkmale

PHY:

• Soft PCS-Logik, die nahtlos an serielle Intel® Stratix® 10 FPGA 25,78125 Gbit/s oder 10,3125 Gbit/s Transceiver anschließt.
• Unterstützung für dynamische Rekonfiguration zwischen den Ethernet-Datenraten 25,78125 Gbit/s und 10,3125 Gbit/s.
• Optionale Reed-Solomon Forward Error Correction (FEC).

Steuerung der Frame-Struktur:

• Support für Jumbo-Pakete, definiert als Pakete, die größer als 1.500 Byte sind.
• Receive (RX) CRC Removal und Pass-through Control.
• Transmit (TX) CRC Generation und Insertion.
• RX- und TX Preamble Pass-through-Option für Anwendungen, die eine proprietäre Übertragung von Benutzerverwaltungsdaten erfordern.
• TX Automatic Frame Padding zur Erfüllung der minimalen 64-Byte-Ethernet-Frame-Länge.

Frame-Überwachung und -Statistiken:

• RX CRC Prüfung und Fehlermeldung.
• RX Malformed Packet Prüfung nach IEEE-Spezifikation.
• Optionale Statistikzähler.
• Optionale Fehlersignalisierung erkennt und meldet lokale Fehler und generiert Remote-Fehler, mit IEEE 802.3ba-2012 Ethernet Standard Clause 66-Unterstützung.
• Unidirektionale Übertragung wie in Abschnitt 66 des IEEE 802.3-2012 Ethernet-Standards definiert.

Flusssteuerung:

• Standard IEEE 802.3 Abschnitt 31 und prioritätsbasierte IEEE 802.1Qbb-Flusssteuerung.

Unterstützung für Precision Time Protocol:

• Optionale Unterstützung für das IEEE Standard 1588-2008 Precision Clock Synchronization Protocol (1588 PTP). Diese Funktion unterstützt PHY Betriebsgeschwindigkeit mit einer konstanten Zeitstempelgenauigkeit von ± 3 ns und einer dynamischen Zeitstempelgenauigkeit von ± 1 ns.

Debugging und Testfähigkeit:

• Programmierbarer serieller PMA Local Loopback (TX zu RX) am seriellen Transceiver für Selbstdiagnose-Tests.
• Funktion für TX Error Insertion.
• Optionaler Zugriff auf Altera Debug Master Endpoint (ADME) für serielles Link-Debugging oder Überwachung der PHY Signalintegrität.

Benutzersystemschnittstellen:

• Avalon Memory-Mapped (Avalon-MM) Management-Schnittstelle für Zugriff auf die IP Kern Steuerungs- und Statusregister.
  
• Die Avalon® Streaming (Avalon-ST) Datenpfadschnittstelle stellt die Verbindung zur Client-Logik her.
• Konfigurierbare Ready Latency von 0 oder 3 Taktzyklen für Avalon-ST TX Schnittstelle.
• Steuerung zum Zurücksetzen von Hardware und Software.