1G/10Gb Ethernet PHY Intel® FPGA IP
Der 1G/10G Ethernet PHY Intel® FPGA Intellectual Property (IP) Kern unterstützt sowohl die Funktionalität der Standard Physical Coding Sublayer (PCS) als auch die höhere Datenrate 10G PCS mit einem entsprechenden Physical Medium Attachment (PMA). Die standardmäßige PCS implementiert das 1GbE-Protokoll wie in Abschnitt 36 des IEEE 802.3 2005-Standards definiert und unterstützt außerdem automatische Aushandlung (wie in Abschnitt 37 des IEEE 802.3 2005-Standards definiert). Die 10G PCS implementiert das 10G Ethernet-Protokoll (wie im IEEE 802.3 2005-Standard definiert).
1G/10Gb Ethernet PHY Intel® FPGA IP
Der Benutzer kann dynamisch zwischen dem 1G- und dem 10G-PCS umschalten, indem er den Intel® FPGA Transceiver Reconfiguration Controller IP Kern verwendet, um den Kern neu zu programmieren. Dieser IP Core zielt auf 1G/10GbE-Anwendungen ab, einschließlich Netzwerkschnittstellen zu einsteckbaren 1G/10GbE Dual Speed SFP+ Modulen, externen 1G/10GbE 10GBASE-T Copper PHY-Geräten für abgeschirmte CAT 6/7-Twisted-Pair-Kabel und Chip-to-Chip-Schnittstellen.
Funktionsmerkmale
- Integrierte SGMII / 1000BASE-X / 10GBASE-R (10M-10Gb) Ethernet PCS und PMA.
- Direkte interne Schnittstelle mit Intel® FPGA 1G/10GbE (10M-10GbE) MAC für eine komplette Single-Chip-Lösung.
- Durch Benutzer wählbare 1G/10Gb-Datenraten bei der Laufzeit oder automatische Geschwindigkeitserkennung (parallel-detect) zwischen 1Gb und 10Gb und Neukonfiguration durch PHY IP oder Datenratenauswahl zwischen 10/100/1000Mb mit automatischer Ethernet-Aushandlungsfunktion.
- 10Gb, 1G/10GbE und 10M-10GbE (SGMII/1G/10GbE) Optionen.
- IEEE 1588 v2-Option.
- Synchronous Ethernet (Sync-E) Option.
- Per Serial Transceiver Clock and Data Recovery (CDR) gewonnenes Taktausgangssignal, bereitgestellt für die FPGA Fabric zur Weiterleitung an eine Sync-E Jitter Cleaner Phase-Locked Loop (PLL).
- Separate Sender (TX) und Empfänger (RX) Serial Transceiver PLL Referenztakteingaben, damit optionale externe Sync-E Jitter Cleaner PLL den gereinigten Takt an die TX PLL Referenztakteingabe übergeben kann.
- Erkennung des Fehlerstatus von Receiver-Links.
- Lokaler serieller Loopback vom Transmitter zum Receiver beim seriellen Transceiver für Selbsttests.
- Leistungsstarke interne Systemschnittstellen.
- GMII und Single Data Rate (SDR) XGMII Schnittstellen zu 1G/10GbE (10M-10GbE) MAC, 8 Bits bei 125 MHz bzw. 72 Bits bei 156,25 MHz für die Datenübertragung.
- Intel FPGA Avalon Memory-Mapped (Avalon-MM) 32 Bit Schnittstelle für Slave-Verwaltung.
IP-Status
Status |
In Benutzung |
Bestellcodes |
|
1G/10Gb Ethernet PHY Intel® FPGA IP |
IP-10GBASEKRPHY |
Transceiver PHY IP Core der V-Reihe |
IP-10GMRPHY |
Links zum Thema
Dokumentation
- Umfassende 1G/10GbE und 10M-10GbE PHY Lösung verfügbar, damit Sie Ihr Design sofort starten können.
- Register Transfer Level (RTL) und funktionelle Post-Fit-Simulation für Intel® FPGA gestützte Verilog HDL- und VHDL-Simulatoren.
- 1G/10GbE und 10M-10GbE MAC und 1G/10GbE und 10M-10GbE PHY Verifizierungs-Testbench und Designbeispiel.
- Konfiguration und Generierung über einen GUI-basierten Parameter-Editor.
- Typische Angaben zur erwarteten Leistung und Ressourcennutzung für diesen IP-Kern sind im Benutzerhandbuch für den Transceiver-PHY-IP-Kern der V-Serie zu finden.
- Versionshinweise Intel® FPGA IP ›
Entwicklungs-Mainboards
Geräteunterstützung
- 10M- bis 1G-Konfigurationen werden bei allen FPGA Familien mit Transceivern unterstützt.
- 1G/10G-Konfigurationen werden unterstützt bei:
- Intel® Arria® 10 FPGAs ›
- Stratix® V FPGAs ›
- Arria® V FPGAs ›
- Stratix® IV FPGAs ›
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