10GBASE-R PHY Intel® FPGA IP
Der 10GBASE-R PHY Intel® FPGA Intellectual Property (IP) Core ermöglicht direkte Verbindungen mit jedem optischen XFP- oder SFP+-Modul bzw. jedem externen Gerät mit XFI- oder SFI-Schnittstelle.
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10GBASE-R PHY Intel® FPGA IP
Der PHY IP Core kann entweder mit Intel® FPGA IP für 10G Ethernet MAC oder mit einem individuell entwickelten Ethernet MAC über eine standardmäßige XGMII-Schnittstelle mit 156,25 Mbit/s ausgeführt werden.
Dieser PHY IP Core wird im Rahmen der Transceiver-Funktion von Intel® FPGAs bereitgestellt.
Funktionsmerkmale
- PHY, bestehend aus 10GBASE-R Physical Coding Sublayer (PCS), Physical Medium Attachment (PMA) mit 10,3125 Gbit/s und PHY Management-Funktionen.
- Direkte Schnittstelle mit 10GbE MAC für eine komplette Single-Chip-Lösung.
- PHY, integriert in Hartsilicon in Intel® Arria® 10, Stratix® V und Arria® V GZ FPGAs mit seriellen 10,3125-Gbit/s-Transceivern. In Stratix® IV GT und Arria® V (GT und ST) FPGAs ist auch Soft 10GBASE-R PCS verfügbar.
- Direkte serielle 10,3125-Gbit/s-Verbindung für Chip-to-Chip-, Chip-to-Optical-Module-, Chip-to-PHY-Gerät- und Backplane-Anwendungen.
- Unterstützung für Dynamic Partial Reconfigurable I/O (DPRIO) bei Serial Transceivers, um während des Betriebs eine Anpassung an verschiedene 10GBASE-R-Kanaleigenschaften und -Geräte zu ermöglichen.
- Implementieren der Ethernet-Standard 10GBASE-R PHY Funktionen: 64b/66b-Kodierung oder Dekodierung, Verschlüsselung/Entschlüsselung, Abgleich der Empfängerrate für Taktfrequenzkompensation, 66b/16b-Gear-Boxing und Datenserialisierung oder -deserialisierung zu und von 10,3125-Gbit/s-Leitung.
- Erkennung des Fehlerstatus von Receiver-Links.
- Lokaler serieller Loopback vom Sender zum Empfänger beim Serial Transceiver für Tests.
- IEEE 1588 v2-Option für hochpräzise und akkurate Zeitstempel.
- Leistungsstarke interne Systemschnittstellen
- Intel® FPGA Avalon® Streaming (Avalon-ST) Single Data Rate (SDR) XGMII, 72 Bits bei 156,25 Mbit/s für die Datenübertragung
- Intel® FPGA Avalon® Memory-Mapped (Avalon-MM) 32 Bit für Slave Management
- Konform mit dem IEEE 802.3 10GbE-Standard, Absätze 46, 49 und 51.
- 10 Gbps Ethernet MAC- und PCS-Validierungstests des University of New Hampshire Interoperability Lab (UNH-IOL) bestanden.
IP-Qualitätsmetrik
Grundlagen |
|
|---|---|
Jahr der ersten IP-Bereitstellung |
2015 |
Erste Version der Intel Quartus Software unterstützt |
16,1 |
Bestellcodes |
IP-10GMRPHY: Intel Arria 10 IP-10GBASERPCS: Cyclone V Reihe IP-10GMRPHY: Intel Cyclone10 IP-10GETHMAC: 10-Gbit/s Ethernet MAC MegaCore |
Status |
In Benutzung |
Leistungen |
|
Die Leistungen für den Kunden umfassen Folgendes: Design-Datei (verschlüsselter Quellcode oder synthetisierte Netzliste) Simulationsmodell für ModelSim*- Intel FPGA Edition Timing- und/oder Layout-Beschränkungen Dokumentation mit Revisionskontrolle Readme-Datei |
Y |
Zusätzliche Leistungen für den Kunden in Verbindung mit der IP-Bereitstellung |
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Parametrisierungs-GUI für die IP-Konfiguration durch den Endbenutzer |
Y |
IP-Core ist für die Unterstützung des Intel® FPGA-IP-Evaluierungsmodus ausgelegt |
Y |
Beschreibungssprache |
Verilog |
Testbench-Sprache |
|
Bereitgestellte Softwaretreiber |
N |
Support des Treiber-BS |
|
Implementierung |
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Benutzeroberfläche |
XGMII Single Data Rate / GMII / 16 Bits GMII (Datenweg), Avalon-MM (Management) |
IP-XACT-Metadaten |
N |
Verifizierung |
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Unterstützte Simulatoren |
Mentor Graphics*, Synopsys*, Cadence* |
Validierte Hardware |
Intel Stratix 10, Intel Arria 10 |
Prüfung auf Einhaltung der Branchenstandards durchgeführt |
Y |
Wenn ja, welche Tests? |
46, 49 und 51 |
Wenn ja, bei welchen Intel FPGA-Bauelementen? |
|
Wenn ja, Datum der Prüfung |
|
Wenn nein, ist sie geplant? |
N |
Kompatibilität |
|
IP wurde Interoperabilitätstests unterzogen |
N |
Wenn ja, mit welchen Intel FPGA-Bauelementen? |
|
Interoperabilitätsberichte verfügbar |
N |
Links zum Thema
Dokumentation
Weitere Ressourcen
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