Turbo Intel® FPGA IP

Der Turbo Intel FPGA IP Core ist ein Vorwärtsfehlerkorrekturcode CODEC, der die UMTS- und LTE-Standards unterstützt. Der Turbo-IP-Core kann als Encoder oder Decoder parametriert werden.

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Turbo Intel® FPGA IP

Funktionsmerkmale

  • 3GPP LTE konform
  • 3GPP UMTS konform mit Support für Blockgrößen von 40 bis 5.114
  • C/MATLAB bitgenaue Modelle für Leistungssimulation oder die Generierung von Testvektoren auf RTL
Typ Funktionsmerkmale

Decoder
  • Schnittstellenunterdrückung (SIC) für die LTE-A-Kanalcodierungsverbesserung gegenüber LTE.
  • Laufzeitparameter für Interleavergröße und Anzahl der Iterationen.
  • Vorzeitige Beendigung mit zyklischer Redundanzprüfung (CRC).
  • Kompilieren Sie Zeitparameter für die Anzahl der parallelen Engines, die Wahl des Decodieralgorithmus, die Eingabegenauigkeit und die Ausgabegröße.
  • Doppelpufferung für Echtzeitanwendungen mit reduzierter Latenz, wodurch der Decoder Daten empfangen kann, während er den vorherigen Datenblock verarbeitet.
  • Kein externer Speicher erforderlich.

Encoder
  • 3GPP LTE- und LTE-A-konform.
  • 3GPP UMTS-konform mit Support für Blockgrößen von 40 bis 5.114.
  • Laufzeit wählbare Interleaver-Blockgrößen.
  • Nur 1/3 Coderate.
  • Verwenden Sie externe Ratenanpassungen für andere Coderaten.
  • Durch die Doppelpufferung kann der Encoder Daten empfangen, während der vorherige Datenblock verarbeitet wird.
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