Cyclone® V FPGAs und SoC FPGAs

Cyclone® V FPGAs haben im Vergleich zur Vorgängergeneration eine niedrigere Gesamtleistung, effiziente Möglichkeiten zur Integration von Logik, integrierte Transceiver-Varianten und SoC-FPGA-Varianten mit einem ARM*-basierten harten Prozessor-System (HPS). Die Produktreihe wird für Intel Edge-Centric Anwendungen und Designs empfohlen.

Wählen Sie aus den folgenden Varianten: Cyclone® V E FPGAs nur mit Logik, Cyclone® V GX FPGAs mit 3,125 Gbps Transceivern, Cyclone® V GT FPGAs mit 6,144 Gbps Transceivern, Cyclone® V SE SoCs mit ARM*-basiertem Hard Prozessorsystem (HPS) und Logik, Cyclone® V SX SoCs mit ARM*-basiertem HPS und 3,125 Gbps Transceivern und Cyclone® V ST SoCs mit ARM*-basiertem HPS und 6,144 Gbps Transceivern.

Siehe auch: Cyclone® V FPGAs Design-Software, DesignStore, Downloads, Community und Support

Cyclone® V FPGAs und SoC FPGAs

Produktarchitektur

Die Cyclone® V FPGA-Kernarchitektur umfasst Folgendes:

  • Bis zu 300K äquivalente Logikelemente (LEs), angeordnet als vertikale Spalten von adaptiven Logikmodulen (ALMs).
  • Bis zu 12 MB eingebetteter Speicher in Form von 10-KB-Blöcken (M10K).
  • Bis zu 1,7 Mb an verteilten Logik-Array-Blöcken (MLABs).
  • Bis zu 342 digitale Signalverarbeitungsblöcke (DSP) mit variabler Genauigkeit, die bis zu 684 eingebettete 18x18-Multiplikatoren implementieren können.
  • Acht fraktionierte Taktsynthese-Schleifen (PLLs).

Alle diese Ressourcen der Logik sind über ein hochflexibles Taktnetzwerk mit über 30 globalen Taktbäumen und einer energieoptimierten Version der leistungsstarken MultiTrack-Routing-Architektur von Intel miteinander verbunden.

Flexible Schnittstellenunterstützung

Cyclone® V FPGAs bieten flexible Schnittstellenunterstützung mit bis zu 12 5-Gbps-Transceivern auf der linken Seite des Chips. Der Logik- und Routing-Kern ist von E/A-Elementen und PLLs umgeben. Cyclone® V Geräte haben zwei bis acht PLLs. Die E/A-Elemente unterstützen 840 MHz LVDS und 800 Mbps externe Speicherbandbreite. Diese E/A-Elemente unterstützen alle gängigen differenziellen und unsymmetrischen E/A-Standards, einschließlich 3,3 V LVTTL mit einer Ansteuerungsstärke von bis zu 16 mA.

Abundant Hard IP

Cyclone® V FPGAs enthalten harte IP-Blöcke (Intellectual Property), wie zum Beispiel einen ARM*-basierten HPS, bis zu zwei harte PCI Express* (PCIe*) IP-Blöcke und bis zu zwei gehärtete Multiport-Speichersteuerungen. Der gehärtete PCIe-Block unterstützt eine Breite von bis zu vier Lanes für Gen1- und vier Lanes für Gen2-Anwendungen und bietet jetzt auch Multifunktionsunterstützung. Die Multifunktionsunterstützung erlaubt es bis zu acht Peripheriegeräten, einen einzigen PCIe-Link mit individueller Speicherzuordnung und Steuer- und Statusregistern (CSRs) gemeinsam zu nutzen, um die Software-Treiberentwicklung zu vereinfachen. Die gehärtete Multiport-Speichersteuerung kann bis zu sechs verschiedene Master vermitteln und bietet eine Neuordnung von Befehlen und Daten, um die Effizienz Ihrer DRAM-Verbindung zu maximieren.

Designsicherheit

Um Ihre wertvollen IP-Investitionen zu schützen, bieten die Cyclone® V FPGAs auch den umfassendsten Designschutz, der bei FPGAs verfügbar ist, einschließlich 256-Bit Advanced Encryption Standard (AES) Bitstream-Verschlüsselung, JTAG-Port-Schutz, internem Oszillator, Nullstellung (Active Clear) und zyklischer Redundanzprüfung (CRC).

Die Multiport-Speichersteuerung IP unterstützt die folgenden Funktionen:

  • Benutzerkonfigurierbare Timing-Parameter, die während der Kompilierung oder während des FPGA-Betriebs eingestellt werden.
  • Unterstützung für bis zu 4 Gb Speichergeräte pro Chip Select.
  • Zwei Chip-Auswahl.
  • Konfigurierbare Speicherbreite von 8, 16, 24, 32 und 40 Bit.
  • Unterstützung von harten Fehlerkorrekturcodes (ECC) für 16-Bit- und 32-Bit-Datenbreiten.
  • Flexible Konfiguration der Fabric-Interface-Ports mit bis zu sechs Befehlsports und bis zu 256 Bit Daten.
  • Zusammenschluss von zwei Steuerungen zur Bedienung von Anwendungen mit höherer Bandbreite durch Schaffung eines virtuellen x64-Speichers.
  • DRAM-Stromeinsparungen, einschließlich Auto-Refresh und Deep Power Down.

Die Multiport-Speichersteuerung umfasst zwei Hauptblöcke, wie im Diagramm der Architektur der Multiport-Speichersteuerung dargestellt:

  • Das Multiport-Front-End verwaltet die Arbitrierung von Speicherlese- und -schreibvorgängen zwischen bis zu sechs Mastern.
  • PHY-Schnittstellen zwischen der Speichersteuerung und den Speichergeräten. Führt die eigentlichen Lese- und Schreibvorgänge in und aus dem externen Speicher durch.

Das Multiport-Frontend bietet die folgenden Arbitrierungs- und Neuordnungsfunktionen:

  • Neuordnung von Befehlen und Daten zur Steigerung der Bus-Effizienz.
  • Nicht ordnungsgemäße Ausführung von DRAM-Befehlen.
  • Erkennung von Kollisionen und geordnete Rückgabe der Ergebnisse.
  • Dynamisch konfigurierbare Prioritätsunterstützung mit absoluter und relativer Prioritätsplanung.

Die PHY-Schnittstelle der Multiport-Speichersteuerung verfügt über die folgenden Kalibrierungsfunktionen für die Datenreihenfolge und die Zeitsteuerung:

  • Gehärteter FIFO-Lesepuffer im Pfad der Eingangsregister.
  • Dedizierte DDR-Register in den E/A-Elementen.
  • Dynamische Deskew-Verzögerungen mit einer Auflösung von 25 ps zur Optimierung des Abtastfensters.
  • Schaltung zur Skew-Anpassung, die eine vollständige Kalibrierung des Pfades von der FPGA-Logik zum Speicherbaustein sowohl auf dem Lese- als auch auf dem Schreibpfad ermöglicht.
  • Kalibrierung der Terminierung auf dem Chip zur Begrenzung der Variation der Abschlussimpedanz.
  • On-chip dynamic termination to swap between serial and parallel termination for optimal signal integrity.
  • DLL-Verzögerungskette für temperaturkompensierte DQS-Phasenverschiebungen.

Die Multiport Memory Controller Hard IP im Cyclone® V FPGA unterstützt DDR3 SDRAM, DDR2 SDRAM und LPDDR2 (nur Single-Rank-Unterstützung). Der Cyclone® V FPGA unterstützt auch die Soft Memory Steuerungen für die genannten Speicherschnittstellen.

Leistungsaufnahme

Leistungsaufnahme des Cyclone® V im Vergleich zu FPGAs der vorherigen Generation

Vorteile niedriger Leistung

Durch die Kombination aus erhöhter Integration und einem Cyclone® V FPGA mit niedrigem Stromverbrauch ergeben sich auf Systemebene erhebliche Vorteile für eine Vielzahl von Anwendungen:

Genaue Leistungsabschätzung und -analyse

Intel erleichtert die Stromverbrauchsabschätzung und -analyse vom Entwurfskonzept bis zur Implementierung mit den branchenweit genauesten und vollständigsten Tools für das Stromverbrauchsmanagement. Intel verfügt über die folgenden Ressourcen zur Leistungsabschätzung und -analyse:

Beim Entwurf können Sie in der Phase der Entwurfskonzeption den Early Power Estimator (EPE) und in der Phase der Entwurfsimplementierung den Power Analyzer verwenden. EPE ist ein tabellenbasiertes Analysewerkzeug, das ein frühzeitiges Leistungsscoping auf der Grundlage der Geräte- und Gehäuseauswahl, der Betriebsbedingungen und der Gerätenutzung ermöglicht. Die Leistungsmodelle in der EPE sind mit dem Silizium korreliert, so dass eine genaue Abschätzung des Stromverbrauchs Ihres Designs gewährleistet ist.

Beim Power Analyzer handelt es sich um ein weitaus detaillierteres Tool zur Leistungsanalyse, das die tatsächliche Platzierung und das Routing des Designs, die Konfiguration der Logik und simulierte Wellenformen verwendet, um die dynamische Leistung sehr genau abzuschätzen. Der Leistungsanalysator bietet insgesamt eine Genauigkeit von etwa 10 Prozent, wenn er mit genauen Designinformationen verwendet wird. Die Leistungsmodelle der Intel® Quartus® Prime Software korrelieren mit den Siliziummessungen auf der Grundlage von über 5.000 Testkonfigurationen pro Schaltung.

Während der gesamten Entwicklungsphase bietet das Power Management Resource Center nützliche Informationen zur Stromversorgung, zum Wärmemanagement und zum Stromversorgungsmanagement.

Intel® Quartus® Prime Software Optimierung

Details der Design-Implementierung können die Leistungsfähigkeit verbessern, den Platzbedarf minimieren und den Stromverbrauch reduzieren. In der Vergangenheit wurden die Leistungs- und Flächenabwägungen innerhalb der Registertransferebene (RTL) durch den Place-and-Route-Designflow automatisiert. Intel positioniert sich an vorderster Front, wenn es darum geht, die Stromverbrauchsoptimierung in den Design-Flow zu integrieren. Die Optimierungswerkzeuge der Intel® Quartus® Prime Software verwenden automatisch die Fähigkeiten der Cyclone® V-Architektur, um den Stromverbrauch weiter zu senken, was bei entsprechender Aktivierung zu einem bis zu 10 % niedrigeren Gesamtstromverbrauch führt.

Die Intel® Quartus® Prime Software-Optimierung beinhaltet viele automatische Stromverbrauchsoptimierungen, die für Sie transparent sind, aber eine optimale Nutzung der FPGA-Architekturdetails zur Minimierung des Stromverbrauchs bieten, einschließlich:

  • Umwandlung wichtiger Funktionsblöcke.
  • Zuordnung von Benutzer-RAM, damit sie weniger Strom verwenden.
  • Umstrukturierung der Logik zur Verringerung der dynamischen Leistung.
  • Korrekte Auswahl von Logikeingängen zur Minimierung der Kapazität bei hochtoggelnden Netzen.
  • Reduzierung des Flächen- und Verdrahtungsbedarfs für Core Logic zur Minimierung der dynamischen Leistung beim Routing.
  • Änderung der Platzierung zur Reduzierung der Taktleistung.

Cyclone® V SoC Hartprozessor-System

HPS-Merkmale

925 MHz, Dual-Core ARM* Cortex-A9 MPCore Prozessor. Jeder Prozessorkern umfasst:

  • 32 KB L1-Befehls-Cache, 32 KB L1-Daten-Cache.
  • Einfach- und Doppelpräzisions-Gleitkommaeinheit und NEON*-Medien-Engine.
  • CoreSight* Debug- und Trace-Technologie.
  • 512 KB gemeinsam genutzter L2-Cache.
  • 64 KB Scratch-RAM.
  • Multiport-SDRAM-Steuerung mit Unterstützung für DDR2, DDR3 und LPDDR2 und optionaler Unterstützung von Fehlerkorrekturcodes (ECC).
  • 8-Kanal-Steuerung für direkten Speicherzugriff (DMA).
  • QSPI-Flash-Steuerung.
  • NAND-Flash-Steuerung mit DMA.
  • SD/SDIO/MMC-Steuerung mit DMA.
  • 2x 10/100/1000 Ethernet Medienzugriffssteuerung (MAC) mit DMA.
  • 2x USB On-the-Go (OTG) Steuerung mit DMA.
  • 4x I2C-Steuerung.
  • 2x UART.
  • 2x Serial Peripheral Interface (SPI) Master-Peripheriegeräte, 2x SPI Slave-Peripheriegeräte.
  • Up to 134 general-purpose I/O (GPIO).
  • 7x Allzweck-Timer.
  • 4x Watchdog-Timer.

Cyclone® V GX FPGAs: Transceiver-Übersicht

Nicht alle niedrigen Transceiver sind gleich. Die Cyclone® V FPGA Produktreihe von Intel verfügt über eine Flexibilität, die es Ihnen ermöglicht, alle verfügbaren Transceiver-Ressourcen voll auszunutzen und Designs in einem kleineren und kostengünstigeren Baustein unterzubringen. Die Cyclone® V FPGAs bieten die größte Flexibilität bei der Implementierung unabhängiger Protokolle, der Implementierung proprietärer Protokolle mit gehärteten Bausteinen und das alles bei möglichst niedrigem Stromverbrauch.

By providing the market's lowest cost, lowest power FPGAs, Intel's Cyclone® V FPGA family extends the Cyclone® FPGA series. Intels Marktführerschaft bei Transceivern wird durch die tatsächliche Auslieferung von funktionierenden Transceiver E/A in einem FPGA-Design erneut bestätigt. Sehen Sie sich das folgende Video an, um Cyclone® V FPGAs in Aktion zu erleben.

Die Cyclone® V FPGA-Reihe verfügt über zwei Varianten, um Ihre Designanforderungen zu erfüllen: die Cyclone® V GX FPGAs mit Transceivern bis zu 3.125 G und die Cyclone® V GT FPGAs mit Transceivern bis zu 6.144 G.

Wichtige Transceiver Funktionen

  • Bis zu zwölf Transceiver unterstützen Datenraten von 600 Mbps bis 3,125 Gbps oder 6,144 Gbps.
  • Flexibler und einfach zu konfigurierender Transceiver-Datenpfad zur Implementierung von Industriestandard- und proprietären Protokollen.
  • Programmierbare Preemphasis-Einstellungen und einstellbare differentielle Ausgangsspannung (VOD) für verbesserte Signalintegrität (SI).
  • Benutzergesteuerte Empfängerentzerrung zur Kompensation von frequenzabhängigen Verlusten im physikalischen Medium.
  • Dynamische Neukonfiguration des Transceivers zur Unterstützung mehrerer Protokolle und Datenraten auf demselben Kanal ohne Neuprogrammierung des FPGA.
  • Unterstützung für Protokollfunktionen wie Spread-Spectrum-Taktung in PCI Express* (PCIe*), Common Public Radio Interface (CPRI), DisplayPort, V-by-One und SATA-Konfigurationen.
  • Dedizierte Schaltkreise, die mit den physikalischen Schnittstellen für PCIe*, XAUI und Gbps Ethernet (GbE) kompatibel sind.
  • PIPE-Schnittstelle, die direkt mit eingebetteten PCIe* Gen1 (2,5 Gbit/s) und Gen2 (5 Gbit/s) Eigenschaften (IP) verbunden werden kann, um PCI-SIG*-konforme x1-, x2- oder x4-Endpunkt- oder Root-Port-Anwendungen zu unterstützen.
  • Integrierte Byte-Reihenfolge, sodass ein Frame oder Paket immer in einer bekannten Byte-Spur beginnt.
  • 8B/10B Encoder / Drehgeber für die Kodierung von 8 Bit auf 10 Bit und die Dekodierung von 10 Bit auf 8 Bit.
  • On-Die-Stromversorgungsregler für Sender- und Empfänger-PLL-Ladungspumpe und spannungsgesteuerten Oszillator (VCO) für überragende Rauschimmunität.
  • On-Chip-Entkopplung der Stromversorgung, um den Anforderungen an den Transientenstrom bei höheren Frequenzen gerecht zu werden, was den Bedarf an On-Board-Entkopplungskondensatoren reduziert.
  • Diagnosefunktionen wie serieller Loopback, paralleler Loopback, reverser serieller Loopback und Loopback-Master- und Slave-Fähigkeit im PCI-SIG*-konformen PCIe*-Hard-IP-Block.

Das PCS-Blockdiagramm zeigt die Cyclone® V FPGA-Transceiver, sowohl den Physical Medium Attachment (PMA) als auch den Physical Coding Sublayer (PCS). Die Blöcke innerhalb des PCS können je nach Bedarf umgangen werden.