Arria® V FPGA und SoC FPGA

Die Produktreihe Arria® V FPGA verfügt über die höchste Bandbreite und liefert die niedrigste Gesamtleistung für Anwendungen im mittleren Leistungsbereich, wie z.B. Remote-Radio-Einheiten, 10G/40G-Line-Cards und Broadcast-Studio-Ausrüstung. Es gibt fünf zielgerichtete Varianten, darunter SoC-Varianten mit einem Dual-Core ARM* Cortex*-A9 Hard Prozessor System (HPS), um Ihre Anforderungen an Leistung, Stromverbrauch und Integration optimal zu erfüllen.

Siehe auch: Arria® V FPGAs Design-Software, DesignStore, Downloads, Community und Support

Arria® V FPGA und SoC FPGA

Produktvariationen

Merkmal Arria® V GZ FPGA Arria® V GT FPGA Arria® V GX FPGA Arria® V ST SoC Arria® V SoC
ALMs (K) 170 190 190 174 174
DSP mit variabler Genauigkeit 1.139 1.156 1.156 1.068 1.068
M20K-Blöcke 1700 - - - -
M10K-Blöcke - 2.414 2.414 2.282 2.282
Geschwindigkeit der DDR3-Speicherschnittstelle 800 MHz 667 MHz 667 MHz 667 MHz 667 MHz
Hard Memory Controller - 4 4 4 4
Transceiver (Gbit/s) 12,5 Gbit/s 10,3125 6.5536 10,3125 6.5536
PCI Express® (PCIe*) Gen3/2/1 gehärteter IP-Block 1 - - - -
PCIe* Gen2/1 gehärtete(r) IP-Block - 2 2 2 2
Designsicherheit x x x x x
Single-Event-Upset (SEU) Abschwächung x x x x x

Arria® V Architektur

Flexible Transceiver

Ob Sie nun einige wenige oder bis zu 36 Transceiver-Kanäle benötigen, Arria® V FPGAs bieten Transceiver-Lösungen, die Ihren Leistungs- und Stromverbrauchsanforderungen entsprechen und genau das liefern, was Sie für Ihren Erfolg benötigen. Flexible Taktung, überragende Signalintegrität (SI), Transceiver mit dem niedrigsten Stromverbrauch und die höchste Anzahl von Transceivern sind nur einige der Möglichkeiten, mit denen die Arria® V FPGAs für stromsensitive Anwendungen mit hoher Bandbreite entwickelt wurden.

Jeder Arria® V FPGA-Transceiver umfasst den Physical Media Attachment, Physical Coding Sublayer und gehärtete IP-Blöcke mit zusätzlicher Taktungsflexibilität und mehr unabhängigen Kanälen. Jeder Kanal verfügt über einen vollständigen PMA und PCS zusammen mit einem dedizierten, unabhängigen analogen PLL-CDR für den Empfang. Arria® V GZ enthält eine Reihe zusätzlicher Funktionen, die es Entwicklern erleichtern, Transceiver-Geschwindigkeiten von bis zu 12,5 Gbit/s zu erreichen, Backplanes von bis zu 40 Zoll zu betreiben und PCIe* Gen3 zu implementieren.

*Hinweis: Arria® V GX und GT verfügen nicht über Adaptive LinearEQ, EyeQ, PCIe* Gen3 und ausgewählte gehärtete IP, die Arria® V GZ bietet.

Optimiert für niedrige Leistung und niedrige Systemkosten

  • Ein einzelner 10,3125-Gbps-Kanal verbraucht < 165 mW Leistung.
  • Ein einziger 12,5-Gbps-Kanal verbraucht < 200 mW Strom.
Funktionsmerkmale Arria® V GZ Arria® V GT Arria® V GX
Maximale Anzahl von Transceivern 36 36 36
12,5 Gbit/s Backplane-fähige Transceiver x - -
10,3125-Gbit/s-Transceiver für SFF-8431-Anwendungen x x -
6,375 Backplane-fähige Transceiver x x x
Zeitkontinuierliche lineare Entzerrung - 4-stufige lineare Entzerrung des Empfängers x - -
Entzerrung mit Entscheidungsrückkopplung - Digitaler 5-Tap-Equalizer des Empfängers x - -
Adaptive Entzerrung - Automatische Anpassung der Entzerrung x - -
Linearer Entzerrer - x x
Übertragungsentzerrung Preemphasis (4-Tap) x - -
Übertragungsentzerrung Preemphasis (3-Tap) - x x
Ringoszillator-Sende-PLLs x x x
LC-Oszillator PLLs x - -
On-Die-Instrumentierung (EyeQ-Daten-Augenüberwachung) x - -

DSP-Block mit variabler Genauigkeit

Um den Anforderungen an eine präzisere Signalverarbeitung gerecht zu werden, haben wir den branchenweit ersten digitalen Signalverarbeitungsblock (DSP) mit variabler Genauigkeit entwickelt. Dieser integrierte Block, der Teil des Stratix® V, Arria® V und Cyclone® V FPGA 28-nm-DSP-Portfolios ist, erlaubt es, jeden Block zur Kompilierzeit in einen 18-Bit-Modus oder in einen Hochpräzisionsmodus zu konfigurieren.

Die Arria® V und Cyclone® V FPGAs unterstützen mit dem DSP-Block mit variabler Genauigkeit in einem einzigen DSP-Block verschiedene Genauigkeiten, die von 9 Bit x 9 Bit bis zu Gleitkomma mit einfacher Genauigkeit (Mantissenmultiplikation) reichen. Dadurch werden Sie von Einschränkungen der FPGA-Architektur befreit und können in jeder Phase des DSP-Datenpfads die optimale Präzision nutzen. Sie profitieren außerdem von einer erhöhten Systemleistung, einem geringeren Stromverbrauch und weniger architektonischen Einschränkungen.

Der DSP-Block mit variabler Genauigkeit in den Arria® V und Cyclone® V FPGAs wurde optimiert, um die folgenden Verbesserungen zu ermöglichen:

  • 108 Eingänge, 74-Ausgänge.
  • 18x19-Multiplikationsmodus, so dass die Vorverdrahtung zwei 18-Bit-Eingänge verwenden kann.
  • Optionaler zweiter Akkumulator (Rückkopplungsregister) für komplexe serielle Filterung.
  • Zwei unabhängige 18x19-Multiplikatoren.
  • Keine Einschränkung bei der Verwendung von Hard-Pre-Adder und externen Koeffizienten im 18-Bit-Modus.

Arria® V und Cyclone® V FPGA Multiplier Präzisionsbereich im Single- und Multiple-Block Modus

Arria® V und Cyclone® V FPGA-Multiplikatoren im Einzelblock-Modus

Anzahl der Multiplikatoren

Multiplikator Präzision

Drei unabhängige Multiplikatoren

9x9

Zwei Multiplikatoren im Summenmodus

18 x 19

Zwei unabhängige Multiplikatoren

18 x 19

Ein unabhängiger asymmetrischer Multiplikator

18 x 36 (erfordert zusätzliche Logik außerhalb des DSP-Blocks)

Ein unabhängiger Hochpräzisionsmultiplikator

27x27

Arria® V und Cyclone® V FPGA-Multiplikatoren im Multi-Block-Modus

Typ von Multiplikatoren

Anzahl der erforderlichen Blöcke

Ein unabhängiger 36 x 36 Multiplikator

2 (erfordert zusätzliche Logik außerhalb des DSP-Blocks)

Ein unabhängiger 54 x 54 Multiplikator

4 (erfordert zusätzliche Logik außerhalb des DSP-Blocks)

Ein 18 x 18 komplexer Multiplikator

2

Ein 18 x 25 komplexer Multiplikator

4 (erfordert zusätzliche Logik außerhalb des DSP-Blocks)

Ein 18 x 36 komplexer Multiplikator

4 (erfordert zusätzliche Logik außerhalb des DSP-Blocks)

Ein 27 x 27 komplexer Multiplikator

4

Kaskaden-Bus

Alle Modi sind mit einem 64-Bit-Akkumulator ausgestattet, und jeder DSP-Block mit variabler Genauigkeit verfügt über einen 64-Bit-Kaskadenbus, der die Implementierung einer noch präziseren Signalverarbeitung durch Kaskadierung mehrerer Blöcke über einen speziellen Bus ermöglicht.

Die DSP-Architektur mit variabler Präzision behält die Abwärtskompatibilität bei. Es kann bestehende 18-Bit-DSP-Anwendungen wie High-Definition-Videoverarbeitung, digitale Auf- oder Abwärtskonvertierung und Multi-Rate-Filterung effizient unterstützen.

SoC FPGA Hard Prozessorsystem

HPS-Merkmale

  • Jeder Prozessorkern umfasst:
  • 32 KB L1-Befehls-Cache, 32 KB L1-Daten-Cache
  • Einzel- und Doppelpräzisions-Gleitkommaeinheit und NEONTM Media Engine
  • CoreSightTM Debug- und Trace-Technologie
  • 512 KB gemeinsam genutzter L2-Cache mit Unterstützung für Fehlerkorrekturcodes (ECC)
  • 64 KB Scratch-RAM mit ECC-Unterstützung
  • Multiport-SDRAM-Steuerung mit Unterstützung für DDR2, DDR3 und LPDDR2 sowie optionaler ECC-Unterstützung
  • 8-Kanal-Steuerung für direkten Speicherzugriff (DMA).
  • QSPI Flash-Controller
  • NAND-Flash-Steuerung mit DMA
  • SD/SDIO/MMC-Steuerung mit DMA
  • 2x 10/100/1000 Ethernet Medienzugriffssteuerung (MAC) mit DMA
  • 2 x USB On-The-Go (OTG)-Steuerung mit DMA
  • 4 x I2C-Steuerung
  • 2 x UART
  • 2 x serielle Peripherieschnittstelle (SPI) Master-Peripheriegeräte, 2x SPI-Slave-Peripheriegeräte
  • Bis zu 134 E/A für allgemeine Zwecke (GPIO)
  • 7 x Mehrzweck-Timer
  • 4 x Watchdog-Timer

HPS-zu-FPGA-Verbindungs-Backbone für hohe Bandbreiten

Der HPS und das FPGA können zwar unabhängig voneinander arbeiten, sind aber über eine Systemverbindung mit hoher Bandbreite, die aus leistungsstarken ARM* AMBA* AXI-Busbrücken besteht, eng miteinander verbunden. IP-Bus-Master in der FPGA-Fabric haben über die FPGA-zu-HPS-Verbindung Zugriff auf HPS-Bus-Slaves. Ebenso haben HPS-Bus-Master über die HPS-to-FPGA-Bridge Zugriff auf Bus-Slaves in der FPGA-Fabric. Beide Brücken sind AMBA AXI-3-konform und unterstützen gleichzeitige Lese- und Schreibtransaktionen. Eine zusätzliche leichte 32-Bit-HPS-zu-FPGA-Brücke sorgt für eine niedrige Latenz zwischen der HPS und den Peripheriegeräten in der FPGA-Fabric. Bis zu sechs FPGA-Master können sich die HPS-SDRAM-Steuerung mit dem Prozessor teilen. Zusätzlich kann der Prozessor zur programmgesteuerten Konfiguration der FPGA-Fabric über einen dedizierten 32-Bit-Konfigurationsport verwendet werden.

  • HPS-to-FPGA: konfigurierbare 32-, 64- oder 128-Bit AMBA AXI-Schnittstelle, optimiert für hohe Bandbreiten
  • FPGA-zu-HPS: konfigurierbare 32-, 64- oder 128-Bit AMBA AXI-Schnittstelle, optimiert für hohe Bandbreiten
  • Leichtes HPS-to-FPGA: 32-Bit-AMBA-AXI-Schnittstelle, optimiert für niedrige Latenzzeiten
  • FPGA-zu-HPS-SDRAM-Steuerung: konfigurierbare Multi-Port-Schnittstellen mit 6 Befehlsports, 4x 64-Bit-Lesedatenports und 4x 64-Bit-Schreibdatenports
  • ~32-Bit-FPGA-Konfigurationsmanager

Die 28 nm Arria® V FPGA Produktreihe verfügt über FPGAs mit dem niedrigsten Stromverbrauch und der höchsten Bandbreite für Anwendungen im mittleren Bereich, wie z.B. Remote Radio Units, 10G/40G Line Cards und In-Studio-Mixer. Ein umfassendes Angebot von fünf Gerätevarianten verfügt über die Möglichkeit, eine Lösung auszuwählen, die den Preis-, Leistungs- und Energieanforderungen optimal entspricht. In den folgenden Tabellen finden Sie eine Übersicht über die Produktreihe der Arria® V FPGAs und SoCs und die verschiedenen Gehäusevarianten.

Temperaturunterstützung

Gerät Bauweise Geschwindigkeitsklasse
Arria® V GZ F780, F1152, F1517 C3, C4, I3L, I4
Arria® V SX/GX/ST/GT F672, F896, F1152, F1517 C4, C5, C6, I3, I5