Agilex™ 7 FPGA und SoC FPGA der M-Reihe
Bauelemente der M-Reihe sind für rechen- und arbeitsspeicherintensive Anwendungen optimiert. Unter Einsatz von Intel 7 Prozesstechnologie baut diese Reihe auf den Komponentenmerkmalen der I-Reihe auf und bietet eine umfangreiche Arbeitsspeicherhierarchie, einschließlich integriertem High-Bandwidth Memory (HBM) mit digitaler Signalverarbeitung (DSP) und hocheffizienten Schnittstellen zu DDR5-Arbeitsspeicher mit einem harten Memory Network-on-Chip (NoC) zur Maximierung der Arbeitsspeicherbandbreite.
Agilex™ 7 FPGA und SoC FPGA der M-Reihe
Höchste Arbeitsspeicherbandbreite1
Bis zu
1Tbit/s
als die branchenweit höchste Speicherbandbreite FPGA1
Die branchenweit höchste
DSP
Rechendichte in einem HBM-fähigen FPGA2
Das branchenweit erste
DDR5-Prozessor
aktivierte High-End-FPGA
Bis zu
1Tbit/s
als die branchenweit höchste Speicherbandbreite FPGA1
Die branchenweit höchste
DSP
Rechendichte in einem HBM-fähigen FPGA2
Das branchenweit erste
DDR5-Prozessor
aktivierte High-End-FPGA
FPGA mit enormer Arbeitsspeicherbandbreite
FPGAs der M-Reihe mit im Paket integriertem HBM2E-Arbeitsspeicher und Unterstützung für LPDDR5-, DDR5- und DDR4-Arbeitsspeicher verfügen über einen neuen gehärteten Memory Network-on-Chip (NoC), der mit höherer Effizienz und weniger FPGA-Ressourcen eine enorme Arbeitsspeicherbandbreite ermöglicht.
Die perfekte Lösung für eine massive Speicherbandbreite
Erfahren Sie, wie FPGAs der M-Reihe eine Lösung für Anwendungen mit besonders hohem Speicherbandbreitenbedarf bieten.
Vorteile
Entwickelt für Anwendungen, die schnellen und bandbreitenintensiven Arbeitsspeicher benötigen
Die FPGAs der M-Reihe mit einer breiten und flexiblen Arbeitsspeicherhierarchie mit zwei dedizierten gehärteten Speichercontrollern und einem gehärteten Arbeitsspeicher-Network-on-Chip (NoC) ermöglichen es Designern, die höchste HBM2E- und DDR5-Arbeitsspeicherbandbreite zu erreichen und die Arbeitsspeicherberechnung nahe der Fabric auszuführen, wodurch Speicherengpässe und Latenz deutlich reduziert werden.
Hohe Rechenleistung
Erledigen Sie die Arbeit mehrerer FPGAs in einem. Bis zu 37 TFLOPs FP16-Leistung3, Transceiver-Raten von bis zu 116 Gbit/s und bis zu 3,9 M logische Elemente (LE) bieten extreme Dichte in einem FPGA.
Unterstützung für hohe Bandbreite und kohärente Anbindung an Intel Prozessoren
Verbinden Sie FPGAs der M-Reihe über den PCIe 5.0-Bus direkt mit skalierbaren Intel® Xeon® Prozessoren oder nutzen Sie das neue Compute Express Link (CXL)-Protokoll für außergewöhnliche I/O-Leistung beim Verschieben von Computing-Workloads zwischen CPU und FPGA.
Anwendungsfälle und Anwendungen
Überwinden Sie Arbeitsspeicherengpässe
FPGAs der M-Reihe kombinieren hohe Fabric-Dichte und flexible Arbeitsspeicheroptionen wie HBM2E-, LPDDR5-, DDR5- und DDR4-Arbeitsspeicher, um bei arbeitsspeicherintensiven Workloads in Bereichen wie Netzwerktechnik, Broadcast und Cloud für das richtige Verhältnis zwischen Kapazität, Energieeffizienz und Leistung zu sorgen.
Ermöglichen Sie Anwendungen der nächsten Generation mit einem Data Superhighway
Mit den branchenweit schnellsten Transceivern (116G PAM4), PCIe 5.0, Compute Express Link, 400G Ethernet und der höchsten DSP-Rechendichte2 können Geräte der M-Reihe die Durchsatzanforderungen auch anspruchsvollster Anwendungen vom Rechenzentrum bis zum Edge unterstützen.
Besondere Merkmale
DSP mit variabler Präzision
Bis zu 38 TFLOPs FP16-Leistung3, Transceiver-Raten von bis zu 116 Gbit/s und bis zu 3,9 M logische Elemente (LE) bieten extreme Dichte in einem FPGA.
Gehärteter Arbeitsspeicher-Network-on-Chip
Durch die Verwendung von gehärtetem Speicher NoC können Sie die branchenweit höchste Speicherbandbreite von bis zu 1 TBps mit integriertem HBM2E (bis zu 32 GB Kapazität) und einem gehärteten DDR5/LPDDR5-Speichercontroller (mit Unterstützung für 5.600 Mbit/s) freisetzen.
Intel® Hyperflex® FPGA-Architektur der zweiten Generation
Diese Core-Fabric bietet wichtige Merkmale für eine erhebliche Designoptimierung, was für höhere Leistung, einen geringeren Gesamtenergieverbrauch, mehr Designfunktionalität und eine erhöhte Produktivität der Designer sorgt.
Konfigurierbare 116-Gbit/s-Transceiver
Die M-Reihe umfasst die branchenweit schnellsten Transceiver (58G/116 Gbit/s PAM4 und 32 Gbit/s NRZ), um eine Bereitstellung von 800G-Ethernet und Single-Lane 100 Gbit/s zu ermöglichen.
PCIe 5.0
Das PCI Express (PCIe)-Protokoll ist ein leistungsstarkes, skalierbares und funktionsreiches serielles Protokoll mit Datenübertragungsraten von 2,5 GT/s bis 32 GT/s.
Compute Express Link (CXL)
CXL ermöglicht eine Verbindung der M-Reihe mit skalierbaren Intel® Xeon® Prozessoren und sorgt für außergewöhnliche I/O-Leistung beim Verschieben von Computing-Workloads zwischen CPU und FPGA.
Weitere Ressourcen
Entdecken Sie weitere Inhalte im Zusammenhang mit Altera® FPGA-Komponenten wie Entwicklungsboards, geistiges Eigentum und mehr.
Support-Ressourcen
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Entwicklungs-Mainboards
Nutzen Sie jetzt unser FPGA und beschleunigen Sie Ihre Markteinführung mit Hardware und Designs, die von Intel validiert wurden.
Geistiges Eigentum
Verkürzen Sie Ihren Design-Zyklus mit einem breiten Portfolio an Altera-validierten IP-Kernen und Referenzdesigns.
FPGA-Design-Software
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Produkt- und Leistungsangaben
Die theoretische maximale Bandbreite des Intel Agilex® 7 FPGA der M-Reihe beträgt 1099 TB/s mit 2 Bänken HBM2e (mit ECC) für Daten und 8 DDR5-DIMMs im Vergleich zum Xilinx Versal HBM mit einer Speicherbandbreite von 1056 TB/s (Stand 14. Oktober 2021) und zum Achronix Speedster 7t mit einer Speicherbandbreite von 0,5 TB/s (Stand 14. Oktober 2021).
Die auf die Fläche bezogene Rechenleistung des Intel Agilex® 7 FPGA-DSP der M-Reihe liegt voraussichtlich bei 88,6 INT8-TeraOPS und 18,45 FP32-TeraFLOPS im Vergleich zum Xilinx Versal HBM mit 74,9 INT8-TeraOPS und 17,5 FP32-TeraFLOPS (Stand 14. Oktober 2021) und dem Achronix Speedster 7t mit 61,4 INT8-TeraOPS und keiner FP32-Unterstützung (Stand 14. Oktober 2021).
Jeder Intel Agilex® FPGA DSP-Block kann zwei FP16 Gleitkomma-Operationen (FLOPs) pro Taktzyklus durchführen. Der Gesamtwert der FLOPs für die FP16-Konfiguration wird abgeleitet, indem man 2x die maximale Anzahl der in einem einzigen Agilex™ FPGA angebotenen DSP-Blocks mit der maximalen Taktfrequenz multipliziert, die für diesen Block spezifiziert wird.