Intel® eASIC™ N5X Geräte

Die heute aufkommenden Innovationen in den Bereichen 5G Wireless, Cloud und Storage, KI und Edge-Anwendungen erfordern einen breiten Bereich an neuen Geräten, und eine Einheitsgröße passt nicht mehr für alle. Intel® eASIC™ N5X Bausteine verfügen über eine innovative Lösung für kundenspezifische Logik, die im 1Vergleich zu FPGAs einen bis zu 50% niedrigeren2 Kern mit niedrigeren Stückkosten bietet und im Vergleich zu zellbasierten ASICs eine schnellere Markteinführung und niedrigere einmalige Entwicklungskosten ermöglicht.3 4

Nur Intel ermöglicht das komplette Kontinuum der kundenspezifischen Logik von FPGAs, strukturierten ASICs und ASICs, um Geräte zu bauen, die auf die einzigartigen Herausforderungen der Markteinführung (TTM), der Kosten, des Stromverbrauchs, des Volumens, der Leistung und der Flexibilitätsanforderungen zugeschnitten sind.

Intel® eASIC™ N5X Geräte

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Produkt- und Leistungsinformationen

1

Bis zu 50 % weniger Stromverbrauch bei gleicher Leistung im Vergleich zu FPGA – Leistungsabschätzung durch Intel am 28. Juli 2020 abgeschlossen. Der Energiebedarf wurde unter Einsatz von Intel® Quartus® Prime Design Software 20.3 für Intel® Agilex™ FPGAs und Prä-Silizium-Prognosen für N5X-Geräte geschätzt. Das FPGA-Gerät ist ein Intel® Agilex™ FPGA AGF014 und das Intel® eASIC™ N5X-Gerät ist ein N5X047. Die Logik- und Speichertaktfrequenz beträgt 500 MHz. Die Umschaltrate (Toggle Rate) steht in beiden Geräten bei 33 % für die Logik und bei 50 % für den Arbeitsspeicher.

2

Geringere Kosten pro Einheit im Vergleich zu FPGA: Die Kosten pro Einheit basieren auf äquivalenter Logik, Arbeitsspeicher, I/O und Transceiver, die unter Einsatz der gleichen Paketgröße in Intel® FPGAs und Intel® eASIC™ Geräten implementiert wurden. Ihre Kosten und Ergebnisse können variieren.

3

50 % weniger Entwicklungszeit im Vergleich zum ASIC – Entwicklungszeit im Vergleich zum zellbasierten ASIC auf ähnlichem Prozessknoten.

4

Geringere NRE und Entwicklungsressourcen: NRE und Engineering sind durch Einsatz von vordefinierten Basis-Arrays in strukturierten ASICs im Vergleich zu Standardzellen-ASICs niedriger aufgrund geringerer Anpassungen auf Maskenebene und weniger Designschritten. Ihre Kosten und Ergebnisse können variieren.