FPGA Design für Militär, Luft- und Raumfahrt und Behörden
Design-Beispiele für direkte HF
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Design-Video zu Agilitäts- und Breitbandfunktionen für FPGAs der Intel® Direct RF-Reihe
Video mit Design-Beispiel für ADC/DAC-Cockpit
Video mit Design-Beispiel zu Wideband-Channelizer
Video mit Design-Beispiel für Beamformer mit zeitlicher Verzögerung
Lösungen |
Beschreibung |
Funktionsmerkmale |
Anwendungsbereiche |
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Damit neue Benutzer die Funktionen von Intel® Direct RF FPGA schneller verstehen und sofort einsatzbereite Evaluierungsfunktionen verwenden können, hat Intel ein Design-Beispiel für das Cockpit von Analog-Digital-Wandlern (ADC) und Digital-Analog-Wandlern (DAC) entwickelt. Das Design verfügt über eine grafische Benutzeroberfläche (GUI), mit der sich die analogen Kachelblöcke mit einer Vielzahl von Einstellungen entdecken und konfigurieren lassen. Dazu gehört die Konfiguration der Dezimierungs- oder Interpolationsmodi von Auf-/Ab-Wandlern, natürlich die Mittenfrequenz und Feinabstimmung, die Einstellung von Loopback-Modi, die Abtastrate usw. |
Abtastrate bis zu 64 Gbit/s NCO-Konfiguration Einstellungen für Dezimierungs-/Interpolationsmodi ADC-Wellenform-Viewer DAC-Wellenform-Generator Multi-Port-Synchronisation HF-Leistungscharakterisierung Unterstützt Stratix® 10 AX FPGA und Agilex™ 9 Entwicklungskits |
ADC/DAC-Evaluierung |
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| Zur Präsentation der Funktionen von Intel® Direct RF FPGA hat Intel ein Designbeispiel für Breitband-Channelizer entwickelt. Das Design verfügt über eine Polyphasen-Filterbank, die mit einem Designtool von DSP Builder for Intel® FPGAs, das sich an DSP-Entwickler richtet, entwickelt wurde. Daten des Analog-Digital-Wandlers (ADC) werden in den Channelizer-Block gestreamt, der den Prototyp-Polyphasenfilter und FFT-Block mit 64 Phasen umfasst. | Abtastrate 64 Gbit/s Dynamischer Spektralviewer Spektrogramm-Viewer DSP-Builder für Intel FPGA Unterstützt Stratix® 10 AX FPGA und Agilex™ 9 FPGA Entwicklungskits |
Elektronische Gegenmaßnahmen Test- und Messgeräte Kommunikationssysteme |
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| Beamformer mit Zeitverzögerung | Digitales Beamforming mit zeitlicher Verzögerung bietet eine beliebige Winkelauflösung sowie simultane Strahlen aus verschiedenen Winkeln und macht keine Kompromisse bei der Qualität. Das Design verfügt über einen fraktionalen Resampler-Verzögerungsfilter für Super-Abtastraten in der Time-Delay-Engine, die mit dem Designtool von DSP Builder for Intel® FPGAs, das sich an DSP-Entwickler richtet, entwickelt wurde. Es gibt vier Instanzen der Time-Delay-Engine, um vier simultane Strahlen zu unterstützen, wobei jeder Strahl unabhängig ist und separat gesteuert wird. |
Abtastrate 64 Gbit/s 8 RX Elements Array 14 Strahlen mit 1,6 GHz Bandbreite Fraktionaler Verzögerungsfilter RX Phased Array Synchronisation DSP-Builder für Intel FPGA |
Active Electronically Scanned Array (AESA) Radar und Sonar Breitband-Kommunikation Funkastronomie |
| Synchronisation mehrerer Geräte | Zur Präsentation der Synchronisationsfunktionen von Intel® Direct RF FPGA hat Intel ein Designbeispiel für die Synchronisation mehrerer Geräte entwickelt. Das Design demonstriert die deterministische Latenzverbindung zwischen zwei Analog-Digital-Wandler (ADC)-Knoten oder Digital-Analog-Wandler (DAC)-Knoten nach dem JESD204C Subclass1-Protokoll sowie die Latenzausrichtung und Phasenausrichtung zwischen verschiedenen Ports in lokalen und Remote-Geräten. | Abtastrate 51,2 Gbit/s RX und TX Phased Array Synchronisation Deterministische FPGA-Verbindung |
Active Electronically Scanned Array (AESA) Radar und Sonar Elektronische Gegenmaßnahmen |
| Breitband- und Agilitätsfunktionen | Das Designbeispiel für Breitband- und Agilitätsfunktionen zeigt die Fähigkeit von Frequenzsprung in Intel® Direct RF FPGA und wie diese Fähigkeit in Kombination mit Breitbandüberwachung für bestimmte Anwendungen ein erheblicher Vorteil sein kann. | Unterstützung von Abtastraten mit 64 Gbit/s Breitband-Primärempfänger: 32 GHz IBW Schmalband-Sekundärempfänger: 4 GHz IBW Agilitäts-Frequenz-Hopping Agilität ADC-Kalibrierungsfluss Latenzmessung zur Laufzeit Signal-Viewer Stratix® 10 AX FPGA und Agilex™ 9 FPGA Entwicklungskits |
Radarsysteme Systeme der elektronischen Kampfführung (EW) Kommunikationssysteme |
| Wellenform-Klassifizierung | Die Intel® FPGA AI Suite kann im FPGA-Design verwendet werden, um einen Echtzeit-Stream eines analogen Signals zu verarbeiten. Intel hat ein Beispiel für die Wellenform-Klassifizierung entwickelt, das zeigt, wie man den Typ der HF-Signalmodulation mit einem speziell trainierten neuronalen Netzwerk klassifizieren kann. Das analoge modulierte Signal wird mit einem integrierten Analog/Digital-Wandler abgetastet, durchläuft die digitale Signalvorverarbeitung und wird in die Intel FPGA AI Suite IP eingespeist, wo die Inferenz vom neuronalen Netzwerk ausgeführt wird. | 1x RX-Kanal auf Stratix® 10 AX A-Tile im x32-Modus bei 48 GSPs Embedded-Anwendung mit SoC-FPGA mit Intel FPGA AI Suite IP Klassifizieren Sie Echtzeit-HF-Signale mit Convolutional Neural Network mit Intel FPGA AI Suite IP und OpenVINO Streaming-Vorverarbeitung mit Inline-Datenaugmentierung EagleNet-Datensatz mit 7 Wellenformklassen: AM, FM, CW, OFDM, QPSK, Rampe, Hintergrundgeräusche Stratix 10® AX FPGA Entwicklungskit |
Radar und elektronische Gegenmaßnahmen Kommunikationssysteme |
| Adaptiver Beamformer MVDR | In diesem Designbeispiel ist der MVDR-Algorithmus implementiert. Das adaptive Beamforming MVDR verwendet Sample-Matrix-Inversion (SMI)-Methoden, die die Gewichte des Antennenarrays direkt aus der Beobachtung bestimmen. Die adaptive Lösung wird unter Verwendung eines QR-Zerlegungslinear-Solvers gefunden, der in der Gleitkomma-Mathematik auf dem FPGA implementiert ist. Echtzeitdaten werden mit einer Reihe integrierter Analog-Digital-Wandler abgetastet und mit IP verarbeitet, die mit der Sprache DPC++ entwickelt wurde. | Adaptiver Beamformer MVDR Unterstützt ein Array von acht Elementen SYCL HLS-Ablauf Stratix 10® AX FPGA Entwicklungskit |
Radar und elektronische Gegenmaßnahmen Kommunikationssysteme |
Aktuelle Beiträge
Beispiele für Anwendungsdesigns
Die folgenden Designbeispiele enthalten hochgradig parametrisierte Designs mit Simulation oder Hardware-Implementierung in Zusammenarbeit mit einem Intel® FPGA Entwicklungsboard. Um weitere Informationen zu erhalten, wenden Sie sich an Intel.
Datenblatt |
Beschreibung |
Funktionsmerkmale |
Anwendungsbereiche |
Veröffentlichungsdatum |
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Das Designbeispiel Marine Radar zeigt die Implementierung einer komplexen digitalen Signalverarbeitungspipeline auf dem Agilex™ 5 FPGA von Altera. Die Implementierung erfolgt mit dem DSP Builder-Tool, das die Produktivität des Entwicklers beschleunigt und die beste DSP-Leistung auf dem FPGA liefert. |
X-Band-Trägerfrequenz: 9.410 MHz Bereich, Pulsbreite, Bandbreite und Pulswiederholfrequenz, konfiguriert im MATLAB*-Setup-Skript TX/RX-Beamforming mit Strahlabtastung von -60° bis 60° MATLAB-Host-GUI für FPGA Programmierung, Parameterkonfiguration und Radarmusteranzeige Radarsignalemulation mit der MATLAB Phased Array System Toolbox und Radar Toolbox. Premium-Entwicklungskit für Agilex 5 FPGA E-Reihe 065B von Altera |
Radar und elektronische Gegenmaßnahmen Meteorologisches Radar Fernerkundung und Kartierung |
Juli 2024 |
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Dieses Designbeispiel veranschaulicht die effiziente Implementierung einer Synthese-Filter-Bank, bekannt als Inverse-Channelizer. Es zeigt eine parametrisierbare Implementierung in DSP Builder für Intel FPGA, die an Endbenutzeranwendungen angepasst werden kann. Die Operation der Filter-Bank wird in der kognitiven Funkanwendung angezeigt, wo eine perfekte Rekonstruktion des Signals erforderlich ist. |
Abtastrate: 4 Gbit/s Modulation: QPSK/16QAM/64QAM Symbolrate: 0,125 / 0,25 / 0,5 / 1,0 / 2,0 / 4,0 GSPS (Roll-off-Faktor: 0,15 / 0,25 / 0,5) Kanalnummer: 64 / 128 / 256 in Laufzeit rekonfigurierbar Frequenzverarbeitung für kognitive Funkanwendungen Signalviewer Intel Agilex 7 FPGA Development Kit |
Frequenzverarbeitung für kognitive Funkanwendungen Video- und Bildverarbeitung Radar System für elektronische Kriegsführung (EW) |
Januar 2024 |
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Überabgetasteter Channelizer mit räumlich überlappenden Eingängen |
Dies ist ein Teilsatz eines Breitband SSR Oversampling Channelizers Die Implementationsarchitektur eines Oversampling Channelizer kann je nach Eingangs-Samplerate, Anzahl der Kanäle und Anzahl der überlappenden Samples unterschiedlich sein. In dieser Architektur ist die Anzahl der FFT-Kanäle gering, die Anzahl der überlappenden Samples ist geringer als die Anzahl der parallelen Pfade. Überlappende Eingaben erfolgen auf den parallelen Pfaden, daher der Begriff "räumliche Überlappung". |
Effiziente Parallelarchitektur Komplexer oder realer Eingang Betriebstakt unabhängig von Sampling Rate |
Elektronische Gegenmaßnahmen Radar Kommunikationssysteme |
November 2023 |
Das Design verfügt über eine Polyphasen-Filter-Bank, die mit einem Designtool von DSP Builder for Intel® FPGA, das sich an DSP-Entwickler richtet, entwickelt wurde. Daten vom On-Chip-Signalgenerator werden in den Channelizer-Block gestreamt, der Kommutator, Polyphasenfilter, Circular Shifter und FFT-Block umfasst. Die erfassten Ausgaben des Channelizers werden auf den Host hochgeladen und in Viewern angezeigt, während einige wichtige Messwerte zur Signalqualität angezeigt werden. Das Design mit dem überabgetasteten Channelizer umfasst einen On-Chip-Signalgenerator, der dem Channelizer-System programmierbare Stimuli bereitstellen kann, sodass sich das Design-Beispiel ohne externen Signalgenerator und ADC ausführen lässt. |
Abtastratenunterstützung: 24 Gbit/s Unterstützung für 256 Kanäle Infrastruktur für die Polyphasen-Signalverarbeitung Dynamische Spektrums-/Spektrogramm-Ansicht Zeit-Domain-Wellenform-Ansicht HF-Leistungsmessungen On-Chip-Signalgenerator Intel® Agilex™ FPGA Development Kit |
Radar und elektronische Gegenmaßnahmen Test- und Messgeräte Kommunikationssysteme |
Juni 2022 |
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Das Beispieldesign für MVDR Adaptive Beamformer zeigt eine effiziente Implementierung des adaptiven Beamforming auf Intel FPGAs. Ein adaptiver Beamformer erzielt eine optimale Signalqualität aus der gewünschten Richtung und unterdrückt dabei die Störungen aus unerwünschter Richtung. MVDR basiert auf der Sample-Matrix-Inversion Methode, bei der die Beamforming-Gewichtungen auf der Grundlage der direkten Beobachtung der Umgebung berechnet werden. |
MVDR-Algorithmus Linear-Phased Array Array- Größe 8 und 64 Multibeam-Anpassung Intel Code Builder für OpenCL™ Application Programming Interface (API) Intel® Arria® 10 FPGA Development Kit |
Radar Schallwellen Elektronische Gegenmaßnahmen Kommunikationssysteme Mikrofonarrays |
Juli 2019 |
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Ein Channelizer ist ein Breitband-Empfänger, der eine breite Bandbreite in einzelne relevante Bänder aufteilt. Aufgrund des Verarbeitungsgewinns können Signale mit geringem Rauschabstand (SNR) in einzelnen Unterkanälen zuverlässig erkannt werden. |
Programmierbare Super-Sample-Rate Schnelle Fourier-Transformation (FFT) IP Programmierbare Poly-Phase Filter-Bank IP FFT für Real Input Samples optimiert JESD204B Schnittstelle zu Analoggeräten* 3GSPS 14-Bit Dual Channel Analog-to-Digital Converter (ADC) AD9208 Intel® Stratix® 10 FPGA |
Breitband-Kommunikationssysteme Kabelsystem Meßgeräte |
September 2018 |
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Das Beispiel für die Intel Radar Wellenform-Klassifizierung ist so konzipiert, dass es einzigartige Mikro-Doppler-Signaturen verschiedener Ziele unter Verwendung eines CNN-Modells (Convolution Neural Network) erkennt. |
Mikro-Doppler-Klassifizierung Radar-Wellenformerkennung in Echtzeit Intel Distribution of OpenVINO Toolkit Intel® Arria® 10 FPGA Development Kit Board |
Autonomes Fahren Überwachungsradar für das Militär Robotik |
Juni 2018 |
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Synthetic Aperture Radar (SAR) ist eine in modernen Radarsystemen verwendete Technologie, die hochauflösende Bilder gewinnt. Intel FPGAs ermöglichen solche Technologie selbst unter anspruchsvollen SWaP-Einschränkungen. |
Globale Rückprojektions-Bildgebung Effiziente und skalierbare Array-Architektur Fließkomma auf FPGA Intel® Stratix® 10 FPGA |
Synthetic Aperture Radar (SAR) Synthetic Aperture Sonar (SAS) |
April 2018 |
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Semantische Segmentierung unter Verwendung von Deep Learning |
Semantische Segmentierung wird in einer Vielzahl selbststeuernden Roboteranwendungen verwendet. Die Anwendung soll die Art des Objekts klassifizieren, zu dem jedes einzelne Pixel im Bild gehört. Dieses Beispiel zeigt die Erkennung und Segmentierung von Häusern aus der Perspektive von oben. |
Demo der semantischen Segmentierung auf der Basis von Mini U-Net Intel® Arria® 10 FPGA Development Kit SpaceNet Datensatz Intel Distribution of OpenVINO Toolkit |
Deep Learning Navigation Optische Überwachung Satellitenfotografie |
April 2018 |
Das Designbeispiel des Monobit Digital RF Arbeitsspeichers demonstriert die Verwendung von in Intel FPGAs integrierten Hochgeschwindigkeits-Transceivern als Breitband-Frontend. |
Monobit Empfänger/Sender 12,5 GHz sofortige Bandbreite Digitales Dithering Digitaler Channelizer Intel® Stratix® 10 FPGA |
Elektronische Gegenmaßnahmen Fernmelde- und Elektronische Aufklärung (COMINT/ELINT) Kommunikationssysteme |
März 2017 |
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Das partitionsbasierte Sicherheits-Designbeispiel zeigt eine sichere Möglichkeit, Sicherheitsschlüssel verschiedenen verschlüsselten Teilbereichen im Intel FPGA zuzuordnen. |
Sichere partielle Neukonfiguration (PR, Partial Reconfiguration) Gleichzeitige Unterstützung für sowohl einmal programmierbare (OTP) Schlüssel als auch batterieunterstützte Schlüssel QCrypt Sicherheitstool PR-Konfiguration aus EPCQ Flash Intel® Arria® 10 FPGA mit SoC Entwicklungskit |
Rechenzentrum/Mandantenfähig Automobiltechnik Sichere COTS-Boards (commercial off-the-shelf) zur Kommunikation Anwendungen, die Sicherheit auf mehrere Ebenen erfordern |
März 2017 |
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Dieses Designbeispiel demonstriert Puls-Doppler-Verarbeitung Bei typischen Radaranwendungen ist es erforderlich, Doppler-Frequenzen zu berechnen und zu Identifizieren. Dies geschieht durch die Berechnung von FFT über mehrere kohärente Radarimpulse hinweg. Aufgrund inhärenter Schreib-/Lesemuster von dynamischen Speichermedien sind Corner-Turn-Operationen ineffizient. Dieses Design zeigt, wie Sie den Durchsatzengpässe reduzieren können, die durch ein Corner-Turn verursacht wurden. |
Effiziente Corner-Turn-Implementierung Festkomma und Fließkomma FFT Beispiel für Puls-Doppler |
Elektronische Gegenmaßnahmen Radar |
Oktober 2016 |
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Dieses Referenzdesign umfasst die Generierung eines Breitband-Gauss-Rauschsignals unter Verwendung einer Mehrphasen-Methode. Die anschließende Signalverarbeitung ermöglicht es Ihnen, nur gewünschte Spektralbänder mit individuell definierter Größe für jedes Band zu füllen. |
Breitband Gauss-Rauschquelle - 2,5 GHz Digitale Filterbanken Feine Spektralauflösung < 2,5 MHz Dynamische Band- und Größensteuerung Fließkomma-Verarbeitung in FPGA Intel® Arria® 10 FPGA AD9162 – 5GSPS Digital-to-Analog Converter (DAC) mit JESD204B-Schnittstelle |
Elektronische Gegenmaßnahmen Radar Kommunikationssysteme Hardware-beschleunigte Simulationen |
Juni 2016 |
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Das FFT-Beamforming-Demo generiert gleichzeitig mehrere Strahlen, um räumliche Filterung zu ermöglichen. Dies führt zu einer verbesserten Leistung – was eine wesentliche Voraussetzung für Echtzeitsysteme ist. |
Programmierbares Super Sample Rate FFT IP FFT-Beamforming Zielerfassungs-Linear-Array FFT-Beamforming Zielerfassungs-Planarantenne |
Radar Radiologie Radioastronomie |
April 2016 |
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Das Design Beispiel für QR Decomposition Solver ist eine parametrierbare Implementierung zur Lösung verschiedener Matrixgrößen. Der QR-basierte Algorithmus bietet eine gute numerische Stabilität und kann rechteckige, überdeterminierte Gleichungssysteme lösen. Der Algorithmus ist eines der ersten komplexen Fließkomma-Referenzdesigns, die die Machbarkeit und Leistung von Fließkomma IP auf FPGA hervorheben. |
Linear Equation System Solver Parametrierbare und skalierbare IP Durchsatzbeschleunigung Energieeffizienz Fließkomma |
Radar- und Sonar-STAP-Algorithmus Adaptiver Beamformer Wissenschaftliches Rechnen Adaptive Filterung |
April 2014 |
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Der Extended Kalman Filter (EKF) ist auf dem Cyclone® V SoC implementiert. Er nutzt effizient eine Hybrid-Architektur, bei der ein Teil des Algorithmus auf das FPGA Fabric ausgeladen ist, um die System-Gesamtleistung zu erhöhen und den Arm* Prozessor auszuladen. |
Matrix Co-Prozessor IP Verdoppelt die CPU-Systemleistung† Kompaktes FPGA-Format Cyclone V SoC |
Radar und Sonar Lenkung und Navigation Trägheitsnavigations-Sensoren Sensorfusion Motorsteuerung |
Februar 2014 |
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Das Design Beispiel für Cholesky Decomposition Solver ist eine parametrierbare Implementierung zur Lösung verschiedener Matrixgrößen. Der Cholesky-based Algorithmus kann private quadratische Gleichungssysteme auf effizientere Weise als andere Algorithmen wie QR lösen. Der Algorithmus ist eines der ersten komplexen Fließkomma-Designbeispiele, welche die Machbarkeit und Leistung von Fließkomma-IP auf FPGA hervorhebt. |
Linear Equation System Solver Parametrierbare und skalierbare IP Durchsatzbeschleunigung Energieeffizienz Fließkomma |
Radar- und Sonar-STAP-Algorithmus Adaptiver Beamformer Wissenschaftliches Rechnen Adaptive Filterung |
Februar 2014 |
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Das Designbeispiel Beamforming mit Zeitverzögerung ist im Stratix V DSP Entwicklungskit implementiert. Eine echte Zeitverzögerung wird durch einen fraktionalen Verzögerungsfilter mit beliebiger Feinauflösung erreicht Das Designbeispiel umfasst ein einfaches, aber vollständiges Sende- und Empfangs-Pulsradarsystem mit 32 Phased-Array-Elementen. |
Breitband-Beamforming Beliebiger Lenkwinkel Skalierbares Design |
Active Electronically Scanned Array (AESA) Radar, Sonar Phased-Array-Radioteleskop Elektronische Gegenmaßnahmen |
Februar 2014 |
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In einem typischen Pulsradar korreliert die Impulskompression empfangene Signale mit einer bekannten Wellenform, um die Entfernungsauflösung und das SNR zu erhöhen. Dieses Designbeispiel demonstriert die Impulskompression mit Overlap-and-Save Technik. |
Erhöhte Reichweite und Auflösung des Pulsradars. Erkennungs-SNR erhöhen FFT-basierte schnelle Faltung |
Elektronische Gegenmaßnahmen Radar |
Dezember 2013 |
Videoarchiv
SpaceNet* Semantic Segmentation
Segmentierung von Satellitenaufnahmen soll die Art des Objekts klassifizieren, zu dem jedes einzelne Pixel im Bild gehört. Dieses Beispiel veranschaulicht die Erkennung und Segmentierung von Häusern anhand von Overhead-Bildern, implementiert auf Intel® FPGA.
Modellbasiertes Design
DSP Builder for Intel® FPGA ist ein modellbasiertes Tool zur Synthese von DSP-Verarbeitungsblöcken und IP in FPGA. Dieses Video zeigt den typischen DSP-Design-Flow und wie ein DSP Builder-basierter Flow Systemdesignern eine große Produktivitätssteigerung ermöglicht.
Radar Wellenform-Klassifizierung
Eine der häufigsten Aufgaben bei Verteidigungsanwendungen ist es, Parameter zu extrahieren und Wellenformen zu klassifizieren. In diesem Video zeigen wir, wie Intel® FPGA verwendet wurde, um die Objektklassifizierung in Radar mit Mikro-Doppler-Signalrückgaben durchzuführen.