FPGA Design für Militär, Luft- und Raumfahrt und Behörden
Design-Beispiele für direkte HF
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Design-Video zu Agilitäts- und Breitbandfunktionen für FPGAs der Intel® Direct RF-Reihe
Video mit Design-Beispiel für ADC/DAC-Cockpit
Video mit Design-Beispiel zu Wideband-Channelizer
Video mit Design-Beispiel für Beamformer mit zeitlicher Verzögerung
Lösungen |
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Anwendungsbereiche |
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Um neuen Benutzern zu helfen, die Fähigkeiten der Direct RF FPGA schnell zu verstehen und sofort einsatzbereite Evaluierungsfunktionen zu ermöglichen, haben Altera ein Analog-Digital-Wandler (ADC) oder Digital-Analog-Wandler (DAC) entwickelt. Dieses Design verfügt über eine grafische Benutzeroberfläche (GUI), um die analogen Kachelblöcke mit verschiedenen Einstellungen zu untersuchen und zu konfigurieren. Dazu gehören die Konfiguration der Dezimierungs- oder Interpolationsmodi von Aufwärts-/Abwärtswandlern, natürlich der Mittenfrequenz und der Feinabstimmungen, das Einstellen von Loopback-Modi, der Abtastrate usw. |
Abtastrate bis zu 64 Gbit/s NCO-Konfiguration Einstellungen für Dezimierungs-/Interpolationsmodi ADC-Wellenform-Viewer DAC-Wellenform-Generator Multi-Port-Synchronisation HF-Leistungscharakterisierung Stratix® 10 AX FPGA und Agilex™ 9 Entwicklungskits |
ADC/DAC-Evaluierung
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Altera entwickelte ein Designbeispiel für Breitband-Channelizer, um die Fähigkeiten der Direct RF FPGA zu demonstrieren. Dieses Design verfügt über eine mehrphasige Filterbank, die mit einem DSP Builder-Designtool für DSP-Entwickler entwickelt wurde. Die Daten des Analog-Digital-Wandlers (ADC) werden in den Channelizer-Block gestreamt, der einen Prototyp-Mehrphasenfilter und einen 64-64-Phasen-FFT-Block enthält. | Abtastrate 64 GSPS Dynamischer Spektralviewer Spektrogramm-Viewer DSP Builder Stratix® 10 AX FPGA und Agilex™ 9 FPGA Entwicklungskits |
Elektronische Gegenmaßnahmen Test- und Messgeräte Kommunikationssysteme |
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Beamformer mit Zeitverzögerung | Digitales Beamforming mit zeitlicher Verzögerung bietet eine beliebige Winkelauflösung sowie simultane Strahlen aus verschiedenen Winkeln und macht keine Kompromisse bei der Qualität. Dieses Design verfügt über einen Super-Sample-Rate-Resampler-Filter mit fraktionierter Verzögerung in der Zeitverzögerungs-Engine, die mit dem DSP Builder-Designtool für DSP-Entwickler entwickelt wurde. Es gibt vier Instanzen der Time-Delay-Engine, um vier simultane Strahlen zu unterstützen, wobei jeder Strahl unabhängig ist und separat gesteuert wird. |
Abtastrate 64 GSPS 8 RX Elements Array 14 Strahlen mit 1,6 GHz Bandbreite Fraktionaler Verzögerungsfilter RX Phased Array Synchronisation DSP Builder |
Active Electronically Scanned Array (AESA) Radar und Sonar Breitband-Kommunikation Funkastronomie |
Synchronisation mehrerer Geräte | Um die Synchronisationsfähigkeit der Direct RF FPGA zu demonstrieren, entwickelte Altera ein Designbeispiel für die Synchronisation mehrerer Geräte. Dieses Design demonstriert die deterministische Latenzverbindung zwischen zwei Analog-Digital-Wandler- (ADC) oder Digital-Analog-Wandler- (DAC) Knoten unter Verwendung des JESD204C-Unterklasse1-Protokolls, der Latenzausrichtung und der Phasenausrichtung zwischen verschiedenen Ports in lokalen und Remote-Geräten. | Abtastrate 51,2 Gbit/s RX und TX Phased Array Synchronisation Deterministische FPGA-Verbindung |
Active Electronically Scanned Array (AESA) Radar und Sonar Elektronische Gegenmaßnahmen |
Breitband- und Agilitätsfunktionen | Das Designbeispiel für Breitband- und Agilitätsfunktionen demonstriert die Fähigkeit von Frequenzsprung in Direct RF-FPGA und wie diese Fähigkeit in Kombination mit Breitbandüberwachung für bestimmte Anwendungen ein erheblicher Vorteil sein kann. | Unterstützung von Abtastraten mit 64 Gbit/s Breitband-Primärempfänger: 32 GHz IBW Sekundäres Schmalband: 4 GHz IBW Agilitäts-Frequenz-Hopping Agilität ADC-Kalibrierungsfluss Latenzmessung zur Laufzeit Signal-Viewer Stratix® 10 AX FPGA und Agilex™ 9 FPGA Entwicklungskits |
Radarsysteme Systeme der elektronischen Kampfführung (EW) Kommunikationssysteme |
Wellenform-Klassifizierung | FPGA AI Suite kann in FPGA Design verwendet werden, um einen Echtzeit-Stream eines analogen Signals zu verarbeiten. Altera ein Beispiel für die Klassifizierung von Wellenformen entwickelt, das ein speziell trainiertes neuronales Netzwerk verwendet, um den Modulationstyp des HF-Signals zu klassifizieren. Das analogmodulierte Signal wird mit einem integrierten Analog/Digital-Wandler abgetastet, durchläuft eine digitale Signalvorverarbeitung und wird in FPGA AI Suite IP eingespeist, wo die neuronale Netzwerkinferenz ausgeführt wird. | 1x RX-Kanal auf Stratix 10 AX A-Tile im x32-Modus bei 48 GSPs Embedded-Anwendung mit SoC-FPGA mit FPGA AI Suite IP Klassifizieren Sie Echtzeit-HF-Signale mithilfe eines Convolutional Neural Network mit FPGA AI Suite IP und OpenVINO Streaming-Vorverarbeitung mit Inline-Datenaugmentierung EagleNet-Datensatz mit 7 Wellenformklassen: AM, FM, CW, OFDM, QPSK, Rampe, Hintergrundgeräusche Stratix® 10 AX FPGA Entwicklungskit |
Radar und elektronische Gegenmaßnahmen Kommunikationssysteme |
Adaptiver Beamformer MVDR | In diesem Designbeispiel ist der MVDR-Algorithmus implementiert. Das adaptive Beamforming MVDR verwendet Sample-Matrix-Inversion (SMI)-Methoden, die die Gewichte des Antennenarrays direkt aus der Beobachtung bestimmen. Die adaptive Lösung wird unter Verwendung eines QR-Zerlegungslinear-Solvers gefunden, der in der Gleitkomma-Mathematik auf dem FPGA implementiert ist. Echtzeitdaten werden mit einer Reihe integrierter Analog-Digital-Wandler abgetastet und mit IP verarbeitet, die mit der Sprache DPC++ entwickelt wurde. | Adaptiver Beamformer MVDR Unterstützt ein Array von acht Elementen SYCL HLS-Ablauf Stratix® 10 AX FPGA Entwicklungskit |
Radar und elektronische Gegenmaßnahmen Kommunikationssysteme |
Aktuelle Beiträge
Beispiele für Anwendungsdesigns
Die folgenden Designbeispiele enthalten hochgradig parametrisierte Designs mit Simulation oder Hardware-Implementierung in Zusammenarbeit mit einem Altera FPGA Entwicklungsboard.
Datenblatt |
Bezeichnung |
Besondere Merkmale |
Anwendungsbereiche |
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Das Marine Radar-Designbeispiel zeigt die Implementierung einer komplexen digitalen Signalverarbeitungspipeline auf Agilex™ 5 FPGA. Die Implementierung erfolgt mit dem DSP Builder-Tool, das die Produktivität des Entwicklers beschleunigt und die beste DSP-Leistung auf dem FPGA liefert. |
X-Band-Trägerfrequenz: 9.410 MHz Bereich, Pulsbreite, Bandbreite und Pulswiederholfrequenz, konfiguriert im MATLAB*-Setup-Skript TX/RX-Beamforming mit Strahlabtastung von -60° bis 60° MATLAB-Host-GUI für FPGA Programmierung, Parameterkonfiguration und Radarmusteranzeige Radarsignalemulation mit der MATLAB Phased Array System Toolbox und Radar Toolbox Agilex™ 5 FPGA der E-Reihe 065B Premium Development Kit |
Radar und elektronische Gegenmaßnahmen Meteorologisches Radar Fernerkundung und Kartierung |
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Dieses Designbeispiel veranschaulicht die effiziente Implementierung einer Synthese-Filter-Bank, bekannt als Inverse-Channelizer. Es zeigt eine parametrierbare Implementierung im DSP Builder, die an Endbenutzeranwendungen angepasst werden kann. Die Operation der Filter-Bank wird in der kognitiven Funkanwendung angezeigt, wo eine perfekte Rekonstruktion des Signals erforderlich ist. |
Abtastrate: 4 Gbit/s Modulation: QPSK/16QAM/64QAM Symbolrate: 0,125 / 0,25 / 0,5 / 1,0 / 2,0 / 4,0 GSPS (Roll-off-Faktor: 0,15 / 0,25 / 0,5) Kanalnummer: 64 / 128 / 256 in Laufzeit rekonfigurierbar Frequenzverarbeitung für kognitive Funkanwendungen Signalviewer Agilex™ 7 FPGA Entwicklungskit |
Frequenzverarbeitung für kognitive Funkanwendungen Video- und Bildverarbeitung Radar System für elektronische Kriegsführung (EW) |
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Überabgetasteter Channelizer mit räumlich überlappenden Eingängen |
Dies ist ein Teilsatz eines Breitband-SSR-Oversampling-Channelizers. Die Implementationsarchitektur eines Oversampling Channelizer kann je nach Eingangs-Samplerate, Anzahl der Kanäle und Anzahl der überlappenden Samples unterschiedlich sein. In dieser Architektur ist die Anzahl der FFT-Kanäle gering und die Anzahl der überlappenden Samples geringer als die Anzahl der parallelen Pfade. Überlappende Eingaben erfolgen auf parallelen Pfaden, daher der Begriff "räumliche Überlappung". |
Effiziente Parallelarchitektur Komplexer oder realer Eingang Betriebstakt unabhängig von Sampling Rate |
Elektronische Gegenmaßnahmen Radar Kommunikationssysteme |
Dieses Design verfügt über eine mehrphasige Filterbank, die mit dem DSP Builder-Designtool für DSP-Entwickler entwickelt wurde. Daten vom On-Chip-Signalgenerator werden in einen Channelizer-Block gestreamt, der den Kommutator, die Polyphasenfilter, den Circular Shifter und den FFT-Block enthält. Die erfasste Ausgabe des Channelizer wird auf den Host hochgeladen und den Zuschauern präsentiert, während einige wichtige Metriken für die Signalqualität angezeigt werden. Das Oversampled Channelizer-Design umfasst einen On-Chip-Signalgenerator, der das Channelizer-System mit programmierbaren Stimulus versorgen kann, so dass das Designbeispiel ohne externen Signalgenerator und ADC läuft. |
Abtastratenunterstützung: 24 Gbit/s Unterstützung für 256 Kanäle Infrastruktur für die Polyphasen-Signalverarbeitung Dynamische Spektrums-/Spektrogramm-Ansicht Zeit-Domain-Wellenform-Ansicht HF-Leistungsmessungen On-Chip-Signalgenerator Agilex™ FPGA Entwicklungskit |
Radar und elektronische Gegenmaßnahmen Test- und Messgeräte Kommunikationssysteme |
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Das MVDR Adaptive Beamformer Beispieldesign zeigt eine effiziente Implementierung des adaptiven Beamforming auf FPGAs. Der adaptive Beamformer erzielt eine optimale Signalqualität aus der gewünschten Richtung und unterdrückt dabei Störungen aus der unerwünschten Richtung. MVDR basiert auf der Probenmatrix-Inversionsmethode, bei der die Beamforming-Gewichte auf der Grundlage der direkten Beobachtung der Umgebung berechnet werden. |
MVDR-Algorithmus Linear-Phased Array Array- Größe 8 und 64 Multibeam-Anpassung Intel Code Builder für OpenCL™ Application Programming Interface (API) (API) Entwicklungskit für Arria® 10 FPGA |
Radar Schallwellen Elektronische Gegenmaßnahmen Kommunikationssysteme Mikrofonarrays |
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Ein Channelizer ist ein Breitband-Empfänger, der eine breite Bandbreite in einzelne relevante Bänder aufteilt. Aufgrund des Verarbeitungsgewinns können Signale mit geringem Rauschabstand (SNR) in einzelnen Unterkanälen zuverlässig erkannt werden. |
Programmierbare Super-Sample-Rate Schnelle Fourier-Transformation (FFT) IP Programmierbare Poly-Phase Filter-Bank IP FFT für Real Input Samples optimiert JESD204B Schnittstelle zu Analoggeräten* 3GSPS 14-Bit Dual Channel Analog-to-Digital Converter (ADC) AD9208 Stratix® 10 FPGA |
Breitband-Kommunikationssysteme Kabelsystem Meßgeräte |
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Das Beispieldesign für die Radarwellenform-Klassifizierung wurde entwickelt, um einzigartige Mikro-Doppler-Signaturen verschiedener Ziele unter Verwendung eines CNN-Modells (Convolution Neural Network) zu erkennen. | Mikro-Doppler-Klassifizierung Radar-Wellenformerkennung in Echtzeit Intel Distribution of OpenVINO Toolkit Arria® 10 FPGA Entwicklungskit Board |
Autonomes Fahren Überwachungsradar für das Militär Robotik |
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Synthetic Aperture Radar (SAR) ist eine in modernen Radarsystemen verwendete Technik zur Erfassung hochauflösender Bilder von Szenen. Altera FPGAs ermöglichen eine solche Technologie auch unter strengen SWaP-Einschränkungen. |
Globale Rückprojektions-Bildgebung Effiziente und skalierbare Array-Architektur Fließkomma auf FPGA Stratix® 10 FPGA |
Synthetic Aperture Radar (SAR) Synthetic Aperture Sonar (SAS) |
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Semantische Segmentierung unter Verwendung von Deep Learning |
Semantische Segmentierung wird in einer Vielzahl selbststeuernden Roboteranwendungen verwendet. Die Anwendung soll die Art des Objekts klassifizieren, zu dem jedes einzelne Pixel im Bild gehört. Dieses Beispiel zeigt die Erkennung und Segmentierung von Häusern aus der Perspektive von oben. |
Demo der semantischen Segmentierung auf der Basis von Mini U-Net Arria 10 FPGA Entwicklungskit SpaceNet Datensatz Intel Distribution of OpenVINO Toolkit |
Deep Learning Verkehr Optische Überwachung Satellitenfotografie |
Das Designbeispiel des Monobit Digital RF Speichers demonstriert die Verwendung von FPGAs mit integrierten Hochgeschwindigkeits-Transceivern als Breitband-Frontend. |
Monobit Empfänger/Sender 12,5 GHz sofortige Bandbreite Digitales Dithering Digitaler Channelizer Stratix® 10 FPGA |
Elektronische Gegenmaßnahmen Fernmelde- und Elektronische Aufklärung (COMINT/ELINT) Kommunikationssysteme |
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Das Designbeispiel für partitionsbasierte Sicherheit demonstriert eine sichere Methode zur Zuweisung von Sicherheitsschlüsseln zu mehreren verschlüsselten Teilbereichen in der FPGA. |
Sichere partielle Neukonfiguration (PR, Partial Reconfiguration) Gleichzeitige Unterstützung für sowohl einmal programmierbare (OTP) Schlüssel als auch batterieunterstützte Schlüssel QCrypt Sicherheitstool PR-Konfiguration aus EPCQ Flash Arria® 10 FPGA mit SoC Entwicklungskit |
Rechenzentrum/Mandantenfähig Automobiltechnik Sichere COTS-Boards (commercial off-the-shelf) zur Kommunikation Anwendungen, die Sicherheit auf mehrere Ebenen erfordern |
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Dieses Designbeispiel demonstriert die Verarbeitung eines Puls-Dopplers. In einer typischen Radaranwendung müssen Dopplerfrequenzen berechnet und identifiziert werden. Dies geschieht durch die Berechnung von FFT über mehrere kohärente Radarimpulse hinweg. Aufgrund des inhärenten Schreib-/Lesemusters dynamischer Speicher sind Corner-Turn-Operationen ineffizient. Dieses Design zeigt, wie Sie den durch die Kurvenkurve verursachten Durchsatzengpässe verringern können. |
Effiziente Corner-Turn-Implementierung Festkomma und Fließkomma FFT Beispiel für Puls-Doppler |
Elektronische Gegenmaßnahmen Radar |
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Dieses Referenzdesign umfasst die Erzeugung eines Breitband-Gauss-Rauschsignals unter Verwendung eines Mehrphasenansatzes. Die anschließende Signalverarbeitung ermöglicht es Ihnen, nur gewünschte Spektralbänder mit benutzerdefiniert definierten Größen für jedes Band zu füllen. |
Breitband Gauss-Rauschquelle - 2,5 GHz Digitale Filterbanken Feine Spektralauflösung < 2,5 MHz Dynamische Band- und Größensteuerung Fließkomma-Verarbeitung in FPGA Arria® 10 FPGA AD9162 – 5GSPS Digital-to-Analog Converter (DAC) mit JESD204B-Schnittstelle |
Elektronische Gegenmaßnahmen Radar Kommunikationssysteme Hardware-beschleunigte Simulationen |
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Das FFT-Beamforming-Demo generiert gleichzeitig mehrere Strahlen, um räumliche Filterung zu ermöglichen. Dies führt zu einer verbesserten Leistung – was eine wesentliche Voraussetzung für Echtzeitsysteme ist. |
Programmierbares Super Sample Rate FFT IP FFT-Beamforming Zielerfassungs-Linear-Array FFT-Beamforming Zielerfassungs-Planarantenne |
Radar Radiologie Radioastronomie |
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Das Design Beispiel für QR Decomposition Solver ist eine parametrierbare Implementierung zur Lösung verschiedener Matrixgrößen. Der QR-basierte Algorithmus bietet eine gute numerische Stabilität und kann rechteckige, überdeterminierte Gleichungssysteme lösen. Der Algorithmus ist eines der ersten komplexen Fließkomma-Referenzdesigns, die die Machbarkeit und Leistung von Fließkomma IP auf FPGA hervorheben. |
Linear Equation System Solver Parametrierbare und skalierbare IP Durchsatzbeschleunigung Energieeffizienz Fließkomma |
Radar- und Sonar-STAP-Algorithmus Adaptiver Beamformer Wissenschaftliches Rechnen Adaptive Filterung |
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Der Extended Kalman Filter (EKF) ist auf dem Cyclone® V SoC FPGA implementiert. Er nutzt effizient eine Hybrid-Architektur, bei der ein Teil des Algorithmus auf das FPGA Fabric ausgeladen ist, um die System-Gesamtleistung zu erhöhen und den Arm* Prozessor auszuladen. |
Matrix Co-Prozessor IP Verdoppelt die CPU-Systemleistung Kompaktes FPGA-Format Cyclone®- V-SoC-FPGA |
Radar und Sonar Lenkung und Navigation Trägheitsnavigations-Sensoren Sensorfusion Motorsteuerung |
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Das Design Beispiel für Cholesky Decomposition Solver ist eine parametrierbare Implementierung zur Lösung verschiedener Matrixgrößen. Der Cholesky-based Algorithmus kann private quadratische Gleichungssysteme auf effizientere Weise als andere Algorithmen wie QR lösen. Der Algorithmus ist eines der ersten komplexen Fließkomma-Designbeispiele, welche die Machbarkeit und Leistung von Fließkomma-IP auf FPGA hervorhebt. |
Linear Equation System Solver Parametrierbare und skalierbare IP Durchsatzbeschleunigung Energieeffizienz Fließkomma |
Radar- und Sonar-STAP-Algorithmus Adaptiver Beamformer Wissenschaftliches Rechnen Adaptive Filterung |
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Das Designbeispiel Beamforming mit Zeitverzögerung ist im Stratix® V DSP Entwicklungskit implementiert. Eine echte Zeitverzögerung wird durch einen fraktionalen Verzögerungsfilter mit beliebiger Feinauflösung erreicht Das Designbeispiel umfasst ein einfaches, aber vollständiges Sende- und Empfangs-Pulsradarsystem mit 32 Phased-Array-Elementen. |
Breitband-Beamforming Beliebiger Lenkwinkel Skalierbares Design |
Active Electronically Scanned Array (AESA) Radar, Sonar Phased-Array-Radioteleskop Elektronische Gegenmaßnahmen |
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In einem typischen Pulsradar korreliert die Impulskompression empfangene Signale mit einer bekannten Wellenform, um die Entfernungsauflösung und das SNR zu erhöhen. Dieses Designbeispiel demonstriert die Impulskompression mit Overlap-and-Save Technik. |
Erhöhte Reichweite und Auflösung des Pulsradars. Erkennungs-SNR erhöhen FFT-basierte schnelle Faltung |
Elektronische Gegenmaßnahmen Radar |
Videoarchiv
SpaceNet* Semantic Segmentation
Segmentierung von Satellitenaufnahmen soll die Art des Objekts klassifizieren, zu dem jedes einzelne Pixel im Bild gehört. Dieses Beispiel veranschaulicht die Erkennung und Segmentierung von Häusern anhand von Overhead-Bildern, implementiert auf Intel® FPGA.
Modellbasiertes Design
DSP Builder for Intel® FPGA ist ein modellbasiertes Tool zur Synthese von DSP-Verarbeitungsblöcken und IP in FPGA. Dieses Video zeigt den typischen DSP-Design-Flow und wie ein DSP Builder-basierter Flow Systemdesignern eine große Produktivitätssteigerung ermöglicht.
Radar Wellenform-Klassifizierung
Eine der häufigsten Aufgaben bei Verteidigungsanwendungen ist es, Parameter zu extrahieren und Wellenformen zu klassifizieren. In diesem Video zeigen wir, wie Intel® FPGA verwendet wurde, um die Objektklassifizierung in Radar mit Mikro-Doppler-Signalrückgaben durchzuführen.