Einleitung
| IP-Core | IP-Core – Kategorie |
|---|---|
| Nios V/g Processor Intel FPGA IP | Processors and Peripherals |
| IOPLL Intel FPGA IP | PLL |
| Reset Release Intel FPGA IP | Configuration and Programming |
| JTAG to Avalon Master Bridge Intel FPGA IP | Memory Mapped |
Detaillierte Beschreibung
Das Design demonstriert die synchrone Steuerung von bis zu zwei dreiphasigen Permanentmagnet-Synchronmotoren (PMSMs) oder bürstenlosen Gleichstrommotoren (BLDC). Sie können das Design an andere Motortypen anpassen. Der Einfachheit halber wird der Drive-On-Chip für Intel Agilex® 7-Geräte mit einer Leistungsplatine und einem Motormodell veröffentlicht, die synthetisiert und in derselben FPGA Fabric programmiert sind, wodurch die Notwendigkeit eines physischen Motor-Setups entfällt. Das Motor- und Powerboard-Modell wurde mit Intels DSP Builder Advanced Blockset entwickelt. Das resultierende Modell ist in diesem Beispiel-Designpaket enthalten. Der Benutzer benötigt nur ein Agilex® 7 FPGA Development Kit, um das Beispiel auszuführen, das Motor- und Leistungsmodell hilft bei der Abstimmung und dem Testen des Steuerungssystems, bevor eine physische Leistungsstufe verwendet wird. Das Motor- und Powerboard-Modell basiert auf dem früheren Intel® Tandem Motion 48V-Board, das in AN773 und AN669 beschrieben wurde.