Intel® FPGA V-by-One-Lösung

Überblick über die V-by-One-Lösung

Intel und das DSN-Mitglied (Design Solutions Network) Bitec bieten die Bausteine und vollständigen Referenzdesigns zur Implementierung einer FPGA-basierten V-by-One-HS-Lösung für Displays, die High-Definition (HD), Full HD (F-HD) der nächsten Generation oder 4K2K-Konnektivität erfordern. Dazu gehören Digitalfernseher (DTV) Flachbildschirme und PC-Monitore. Die Lösung kombiniert den V-by-One-HS-IP-Core und die FPGA-Entwicklungshardware, um Entwicklungsingenieuren Folgendes zu bieten:

  • Einfache und schnelle V-by-One HS-Implementierung
  • Reduzierte Designrisiken
  • Kürzere Entwicklungszeiten

Ausgewählte Intel FPGA-Familien umfassen eingebettete Transceiver-I/Os zur Unterstützung der physikalischen Schichten des V-by-One-HS-Protokolls. Der IP-Core enthält alle Logikfunktionen und ermöglicht in Kombination mit dem kundenspezifischen Design des Benutzers die Implementierung eines vollständigen Designs in einem einzigen kostengünstigen FPGA. Zu den verbleibenden FPGA-Ressourcen können problemlos zusätzliche Videoverarbeitungsalgorithmen mit Mehrwert hinzugefügt werden. Tabelle 1 gibt einen Überblick über die komplette V-by-One-HS-Lösung für Intel FPGA-Geräte.

Tabelle 1: Komplette V-by-One-Lösung

Lösung

Beschreibung

Gerät

Physische Schnittstelle

Integrierte Transceiver-I/Os im FPGA bieten PHY-Protokollunterstützung für bis zu 32 Lanes mit bis zu 3,75 Gbit/s

Partner V-by-One-IP-Core

Bitecs V-by-One-HS-IP-Core (unterstützt Spezifikationsübersicht 1.1)

Entwicklungshardware

V-by-One-IP-Core

Der Bitec V-by-One HS IP-Core nutzt Intel FPGAs mit integrierten Transceiver-I/Os, um schneller als ASIC- oder ASSP-basierte Lösungen auf den Markt zu kommen. Der Kern ist sowohl skalierbar als auch einfach zu verwenden:

  • Unterstützt Bandbreite und Funktionalität, die für 1 bis 32 Lanes erforderlich sind, bis zu 3,75 Gbit/s
  • Benutzerwählbare Farbentiefe von 18 bis 36 Bits
  • Erfasst/konvertiert die Bildwiederholfrequenz automatisch in Pixeltaktrate (d. h. 60 Hz --> 74,25 MHz)
  • Kompatibel mit und Schnittstellen direkt zu Intels Video- und Bildverarbeitung (VIP) IP Suite (Bestellcode: IPS-VIDEO)

Technologiehintergrund

Die Bandbreitenanforderungen von Displays der nächsten Generation übersteigen schnell die bestehenden internen Board-to-Board-Verbindungslösungen wie LVDS. V-by-One HS wurde entwickelt, um die Übertragung großer Video- und Steuerdatenmengen zu ermöglichen. Abhängig von der für die Farbe und Steuerung erforderlichen Bitbreite bietet V-by-One-HS bis zu 32 Lanes mit bis zu 3,75 Gbit/s. Panel-OEMs profitieren außerdem von folgenden Vorteilen:

  • Kabel/Verbinder mit geringeren Kosten
  • Niedrigerer Stromverbrauch
  • Niedriger EMI
  • Hohe Übertragungsqualität selbst unter lauten Bedingungen

Dieses Protokoll wird von Tier-1-Display-Herstellern übernommen, um LVDS-basierte Lösungen in ihren High-End-Display-Produkten zu ersetzen. Abbildung 1 zeigt ein Beispieldesign mit kostengünstigen Cyclone IV GX FPGAs.

Abbildung 1. V-by-One-HS-IP in kostengünstigen FPGAs implementiert

Protokollstandard

Das V-by-One-HS-Protokoll ist ein offener Standard, der von THine Electronics, Inc. entwickelt wurde, um die höheren Bildraten und die höheren Auflösungen zu unterstützen, die von Flachbildschirmen der nächsten Generation erforderlich sind. Es verwendet ein proprietäres Kodierungsschema zusammen mit einer auf CDR-basierenden (Clock Data Recovery) SERDES-Technologie (Serializer/Deserializer).

Die Protokollübertragung umfasst bis zu 40 Bit Videodaten, bis zu 24 Bit Steuerdaten, HSYNC, VSYNC und Data Enable (DE). Die Anzahl der Daten-Lanes (1 - 32) wird durch die Bildwiederholfrequenz (60 Hz --> 240 Hz) und die Farbtiefe (18/24/30/36 Bit) bestimmt. Jede Daten-Lane ist eine AC-gekoppelte differentielle Übertragungsleitung, die den CML-I/O-Standard verwendet. Die Trainingsverbindung überwacht die Signale zwischen Sender und Empfänger, um sicherzustellen, dass die I/Os des Transceivers gesperrt und trainiert sind, bevor die Datenübertragung beginnt.