Serielle Gigabit-Medien-unabhängige Schnittstelle

Die LVDS I/Os in Intel® Stratix® 10, Intel® Arria® 10, Stratix® V, Stratix® IV, Stratix® III, Arria® V, Arria® II GX (schnelle Geschwindigkeit), Intel® Cyclone® 10 GX- und LP-FPGAs ermöglichen Ihnen die einfache Implementierung des Serial Gigabit Media Independent Interface (SGMII) für 10/100/1000 Mb oder Gigabit Ethernet. Diese Geräte verfügen über einen integrierten SERDES-Schaltkreis (Serializer/Deserializer), der Hochgeschwindigkeits-LVDS-Schnittstellen mit Datenraten von bis zu 1,4 Gbit/s unterstützt. Die SERDES-Schaltung ist so konfiguriert, dass sie quellsynchrone und asynchrone serielle Datenkommunikation für die SGMII-Schnittstelle mit 1,25 Gbit/s unterstützt. Diese SGMII-Lösung erfüllt die SGMII-Spezifikation und spart Kosten und Strom in Systemen mit Gigabit-Ethernet mit niedriger bis hoher Portanzahl pro Gerät.

Die integrierten seriellen Gigabit-Transceiver in Intel Stratix 10, Intel Arria 10, Stratix V, Stratix IV, Stratix® II GX, Arria-Serie, Intel Cyclone 10 GX, Cyclone® V GX, Cyclone V GT und Cyclone® IV GX unterstützen auch die SGMII-Schnittstelle.

SGMII-Anwendungen

Eine typische Chip-to-Chip-SGMII-Anwendung kann zwischen 12 und 48 Vollduplex-SGMII für 10/100/1000-Mbit/s-Ethernet- oder Gigabit-Ethernet-Verbindungen verwenden. Für Anwendungen mit SGMII-Links bieten die LVDS-I/Os eine bevorzugte Lösung mit differenzieller Signalisierungsleistung geringer Leistung im Vergleich zu Transceiver-basierten SGMII-Implementierungen.

Abbildung 1 zeigt Beispiele für ein Gigabit-Ethernet-Line-Card-Design, das aus der Intel FPGA Triple-Speed Ethernet Intel FPGA IP-Funktion besteht, die über SGMII entweder mit einer Backplane oder über ein PHY-Gerät mit einem 10/100/1000-Mbit/s-Ethernet-Netzwerk oder einer Backplane verbunden ist. Diese beiden Beispiele zeigen, dass sowohl LVDS-I/O als auch serielle Transceiver in verschiedenen Intel FPGA-Geräten verwendet werden können, um SGMII zu realisieren.

Abbildung 1. SGMII-Konnektivitätsoptionen mit einem Intel FPGA und einem PHY-Gerät

Hinweis:

  1. Marvell 88E1112S und 88E1240 und Broadcom BCM5461S und 8012S sind Beispiele für PHY-Geräte.

Diese Intel FPGAs mit SGMII-fähigen LVDS-I/Os können auch Konnektivität zwischen einem optischen oder Kupfermodul-Port mit kleinem Formfaktor (SFP) oder einem optischen Gigabit-Ethernet-Port, einem Hostprozessor und einem Backplane-Treiber auf einer Line Card mit SGMII-Schnittstelle mit LVDS I/Os bereitstellen. Abbildung 2 zeigt zwei Beispiele einer Gigabit Ethernet Line Card mit einem Intel FPGA, der über die SGMII-Schnittstelle mit einem 10/100/1000-Mbit/s- oder Gigabit Ethernet SFP-Steckmodul mit LVDS-I/Os bzw. seriellen Transceivern verbunden ist.

Abbildung 2. SGMII-Konnektivitätsoptionen mit einem Intel FPGA und einem SFP-Modul

SGMII-Funktionen in Intel® FPGAs

Intel® FPGAs mit SGMII-fähigen LVDS I/Os unterstützen drei Empfänger-Datenpfadmodi mit LVDS I/Os:

  • DPA-Modus (Dynamic Phase Alignment)
  • Non-DPA-Modus
  • Soft-Clock-Datenwiederherstellungsmodus (CDR)

Verwenden Sie für SGMII den Soft-CDR-Modus und den DPA-Modus (Source-Synchronous-Modus) im Empfangsdatenpfad für die Datenkommunikation.

  • Soft-CDR-Modus in asynchronen Systemen. In diesen Systemen gibt es keinen quellsynchronen Takt, der mit den Datenkanälen vom Upstream-Sender gesendet wird. Der Sender und der Empfänger verwenden Referenztakte aus zwei verschiedenen Quellen.
  • Soft-CDR-Modus in synchronen Systemen. Der Sender und der Empfänger verwenden Referenztakte aus denselben Quellen.
  • Quellsynchroner Modus. In diesen Systemen wird ein quellsynchroner Takt mit den Datenkanälen gesendet. Die Empfängerknoten verwenden diesen synchronen Quelltakt, um die empfangenen Daten wiederherzustellen.

Die LVDS-Sender in Intel FPGA-Geräten mit SGMII-fähigen LVDS-I/Os verfügen über programmierbare Ausgangsspannungseinstellungen, Ausgangsgleichtaktbereich und Einstellungen für Preemphasis, um verschiedene Systemkanaleigenschaften flexibel zu steuern. Auf der Empfängerseite können diese Geräte mit einem breiten Bereich von Eingangsspannungsamplituden und Eingangsgleichtakten für den ordnungsgemäßen Betrieb in verschiedenen Systemkanälen arbeiten.

Triple-Speed Ethernet MegaCore-Funktion

Intel bietet eine komplette innovative Logiklösung für Ethernet-Anwendungen mit Geräten der Serien Stratix V, Stratix IV, Stratix III, Stratix II GX und Arria unter Verwendung der Triple-Speed-Ethernet Intel FPGA IP für Physical Media Attachment (PMA), Physical Coding Sublayer (PCS) und Media Access Control (MAC). Das Triple-Speed Ethernet Intel FPGA IP kann das LVDS Hard Macro der als Soft-CDR konfigurierten Stratix V-, Stratix IV-, Stratix III-, Arria V- und Arria II GX-Geräte verwenden. Weitere Informationen zum Triple-Speed Ethernet Intel FPGA IP erhalten Sie von Ihrem Intel FPGA-Vertriebsmitarbeiter.