HiGig / HiGig+ / HiGig 2

Die Protokolle HiGig* und HiGig+* von Broadcom verwenden eine verbesserte XAUI PHY und kennzeichnen jedes Paket mit einem 12-Byte-HiGig-Header. HiGig+ erweitert die XAUI PHY-Leitungsrate von 3,125 Gbit/s auf bis zu 3,75 Gbit/s pro Lane. HiGig 2 erweitert die XAUI PHY-Leitungsrate auf 6,375 Gbit/s. Die Motivation für die Verwendung des verbesserten XAUI PHY für diese Protokolle besteht darin, Switching-Funktionen wie Quality of Service (QoS), Port-Trunking, geräteübergreifende Spiegelung und Link-Aggregation hinzuzufügen, die mit Standard-XAUI nicht verfügbar sind.

Zu den Intel®-Geräten, die den Anforderungen von HiGig und HiGig+ entsprechen, gehören:

  • Arria® 10 FPGAs
  • Stratix® V GT FPGAs (bis zu 4 Kanäle mit Raten von bis zu 28,05 Gbit/s und 32 Kanäle mit Raten von bis zu 12,5 Gbit/s)
  • Stratix® V GX FPGAs (bis zu 66 Kanäle bei Raten bis zu 14,1 Gbit/s)
  • Stratix® V GS FPGAs (bis zu 48 Kanäle bei Raten 14,1 Gbit/s)
  • Stratix® IV GX FPGAs (bis zu 32 Kanäle mit Raten von bis zu 8,5 Gbit/s und bis zu 16 zusätzliche Kanäle mit Raten von bis zu 3,2 Gbit/s)
  • Stratix® IV GT FPGAs (bis zu 24 Kanäle mit Raten von bis zu 11,3 Gbit/s und bis zu 24 zusätzliche Kanäle mit Raten von bis zu 6,375 Gbit/s)
  • Stratix® II GX FPGAs (bis zu 20 Kanäle bei Raten bis zu 6,375 Gbit/s)
  • Arria® II GX FPGAs (bis zu 16 Kanäle bei Raten bis zu 3,75 Gbit/s)

Mit diesen Geräten können Sie beliebige Schnittstellen auf Basis von XAUI, HiGig oder HiGig+ implementieren.