Intel® FPGAs 10-Gbit/s-Ethernet (XAUI) Lösung

Intel FPGA bietet eine vollständige IEEE 802.3 10 Gbit/s Ethernet-kompatible FPGA-basierte Lösung für physische Schnittstelle/Media Access Control (PHY/MAC) für eine Vielzahl von Chip-to-Chip-, Backplane- und Kabelanwendungen mit XAUI (10GBASE-X und XGXS) Schnittstellenprotokoll. Die XAUI-Lösung umfasst Intel FPGA-Geräte mit integrierten Transceivern, Entwicklungskits, geistigem, Eigentum (IP) von Intel FPGA und MorethanIP, Begleitmaterial und Testdaten. Diese Lösungen ermöglichen eine einfache und schnelle Protokollimplementierung, die das Designrisiko reduziert, Entwicklungszeiten verkürzt, die Systemleistung und Designproduktivität effektiv maximiert und Ihnen ermöglicht, sich auf die Kernfunktionen Ihres Systems zu konzentrieren.

Stratix® V (GX, GS und GT), Stratix® IV (GX und GT) und Cyclone® IV GX (F23 und größere Gehäuse), Stratix® II GX und FPGAs der Arria®-Serie bieten eine vollständig integrierte XAUI-Lösung für Hochleistungsanwendungen. Diese Lösung entspricht dem Ethernet-Standard IEEE 802.3 10 Gbit/s. Es verwendet integrierte Transceiver, um das XAUI-Protokoll in einem einzigen Gerät zu implementieren. Darüber hinaus kann die XAUI PHY-Lösung von Intel FPGA für Anwendungen, die einen Durchsatz von 20 Gbit/s erfordern, DXAUI-Implementierungen (4 x 6,25 Gbit/s) auf Stratix IV (GX und GT) FPGAs unterstützen.

Tabelle 1 bietet einen Überblick über die vollständige XAUI-Lösung.

Technologiehintergrund

Die Geräte der Serien Stratix V (GX, GS und GT), Stratix IV (GX und GT), Cyclone IV GX, Stratix II GX und Arria von Intel FPGA sind mit integrierten Transceivern ausgestattet, die einen dedizierten Modus für die Implementierung der XAUI-Schnittstelle bereitstellen und ermöglichen die Integration mehrerer 10GbE PHYs und MACs in ein einziges Gerät. In die Transceiver eingebettet sind dedizierte Ratenanpassungs- und Taktkompensations-FIFO-Puffer, 8B/10B-Encoder und -Decoder sowie Wortausrichtungsfunktionen, die alle von dedizierten XAUI-Zustandsmaschinen gesteuert werden. Jede Gruppe von vier Kanälen verfügt außerdem über eine integrierte Kanalausrichtungsschaltung, um den Skew über die XAUI-Schnittstelle von der XAUI-Quelle zur -Senke zu minimieren. Abbildung 1 zeigt den 10GbE-MAC mit integriertem PCS-Blockdiagramm (Physical Coding Sublayer) als Schnittstelle zu verschiedenen 10GbE-PHY-Geräten und steckbaren Moduloptionen.

Hinweise:

1. SPI = serielle Peripherieschnittstelle
2. SFP = steckbares Modul mit kleinem Formfaktor
3. MDIO = Managementdaten-Ein-/Ausgabe (optional)
4. XFP = 10 Gigabit Small Form Factor Pluggable-Modul
5. XFI = 10G Ethernet XFI
6. SFP+ = 8,5- und 10-Gbit/s steckbares Modul mit kleinem Formfaktor
7. SFI = SFP+ serielle elektrische Hochgeschwindigkeitsschnittstelle

Das Transceiver-Modul in Stratix V (GX, GS und GT), Stratix IV (GX und GT), Cyclone IV GX (F23 und größere Pakete), Arria II GX, Stratix II GX und Arria GX Geräten erfüllt alle IEEE 802.3 Spezifikationen, einschließlich Jittererzeugung unter 0,35 Einheitenintervall (UI) ohne Preemphasis und Jittertoleranz von mehr als 0,60 UI, insgesamt von Spitze zu Spitze. Das Transceiver-Modul erfüllt die Anforderungen der sinusförmigen Jitter-Toleranz-Maskierung nach IEEE 802.3. Die unidirektionale Datenübertragungsrate von 3,125 Gbit/s x4 Kanal für 10 GbE entspricht den IEEE 802.3 XAUI-Definitionen für die Verbindung von Geräten der physikalischen Schicht mit Geräten der oberen Schicht.

Das XAUI-Transceiver-Modul bietet einen 156,25-MHz-Eingangsreferenztakt und eine parallele Schnittstelle zusammen mit einem 4-Kanal-Clock-Data-Recovery-Empfänger (CDR) und 4-Kanal-Transceiver-Arrays, einer AC-gekoppelten differentiellen Schnittstelle und einer differentiellen Pseudo-Current-Mode-Logik (PCML) Treiber. Das Transceiver-Modul enthält auch einen 1:16-Serializer/Deserializer (SERDES) mit einem 16:20-Getriebe, 8B/10B-Codierung und Spurausrichtung. Die Transceiver bieten bis zu 500 Prozent Preemphasis und bis zu 17 dB Entzerrung, um Hochfrequenzverluste zu kompensieren.

Intel FPGA bietet eine Reihe von siliziumerprobten 10GbE-MAC-Kernen mit integrierter Unterstützung für die Schnittstellen XGMII und XAUI, XSBI (64B/66B PCS-Schicht) und OC-192. Integrierte Unterstützung wird auch für Flusskontrolle, MII-Verwaltung, adressbasierte Filterung und Statistikzähler für RMON und MIB bereitgestellt. Der 10-GbE-MAC-Layer und der Abgleichunterschichtskern sind mit der Spezifikation IEEE 802.3 konform und unterstützen mehrere benutzerdefinierte Switch-Fabric-Erweiterungen, um Intel FPGA-Geräte mit seriellen 3,125-Gbit/s-Transceivern direkt mit 10GbE-Switch-Geräten zu verbinden.

Intel FPGA ist der erste FPGA-Anbieter, der ein Entwicklungskit für Multi-Gigabit- und 10-GbE-PCI-Express-Hostadapterkarten bereitstellt. Der Host-Bus-Adapter, Stratix IV GX FPGA Development Kit genannt, besteht aus dem Stratix IV GX EP4SGX230 FPGA von Intel FPGA mit bis zu 36 Multi-Gigabit-Transceivern, die die Konvergenz von Netzwerk- und Speicheranwendungen mit 10 GbE-Technologie beschleunigen.

Ethernet ist die populärste LAN-Technologie, die in die Metro- und WAN-Netzwerke expandiert und das dominante kabelgebundene Netzwerkprotokoll ist. Es hat sich von einem 1-MHz-Shared-Medium-Signal, das über Koaxialkabel läuft, bis zur heutigen Verfügbarkeit zahlreicher Varianten mit einer Geschwindigkeit von 10 Gbit/s entwickelt. Die 10GbE-Lösungen von Intel FPGA bieten Spitzenleistung für die Spitzennetzwerkentwicklung.