"Pin Information for the Stratix® IV GT EP4S100G4 Device Version 1.3 Note (1)" Bank Number VREF Pin Name/Function Optional Function(s) Configuration Function Dedicated Tx/Rx Channel Emulated LVDS Output Channel F1932 Dynamic OCT Support DQS for X4 for F1932 DQS for X8/X9 for F1932 DQS for X16/ X18 for F1932 DQS for X32/ X36 for F1932 1A TDI TDI A36 No 1A TMS TMS B36 No 1A TRST TRST F36 No 1A TCK TCK G35 No 1A TDO TDO E36 No 1A VREFB1AN0 IO PLL_L1_CLKOUT0n DIFFIO_TX_L1n DIFFOUT_L1n G34 Yes 1A VREFB1AN0 IO PLL_L1_FB_CLKOUT0p DIFFIO_TX_L1p DIFFOUT_L1p H34 Yes 1A VREFB1AN0 IO RDN1A E37 Yes 1A VREFB1AN0 IO RUP1A DIFFIO_RX_L1p DIFFOUT_L2p F37 Yes 1A VREFB1AN0 IO DIFFIO_TX_L2n DIFFOUT_L3n M33 Yes DQ1L DQ1L DQ1L 1A VREFB1AN0 IO DIFFIO_TX_L2p DIFFOUT_L3p N33 Yes DQ1L DQ1L DQ1L 1A VREFB1AN0 IO DIFFIO_RX_L2n DIFFOUT_L4n J34 Yes DQSn1L DQ1L DQ1L 1A VREFB1AN0 IO DIFFIO_RX_L2p DIFFOUT_L4p K34 Yes DQS1L DQ1L/CQn1L DQ1L 1A VREFB1AN0 IO DIFFIO_TX_L3n DIFFOUT_L5n R31 Yes DQ1L DQ1L DQ1L 1A VREFB1AN0 IO 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(2) Pins with * can be used as clock pins when the data rate for the transceiver blocks is below 6.5 Gbps.